使用基于模式的信令调制的存储器定时优化制造技术

根据一些实施例，提供一种方法和装置以确定与总线上的负载相关联的最差情况的建立和保持位模式流，以及确定施加于相对于与该负载相关联的DLL而被传达的进入的位模式的时移。

Memory timing optimization using pattern based signaling modulation

According to some embodiments, a method and apparatus are provided to determine to establish and maintain a model of flow and load on the bus with the worst case, and determine the relative to the associated with the load imposed on the DLL and conveyed into the bit pattern shift.

【技术实现步骤摘要】
【国外来华专利技术】使用基于模式的信令调制的存储器定时优化
技术介绍
延迟锁相环（DLL）是能够被用来改变（例如，调制）时钟信号（例如，具有周期性波形的信号）的相位的数字电路。DLL通常被用来增强集成电路（诸如，存储器控制器）的时钟的定时，以确保当1被传输至存储器储库时，在存储器储库处接收（例如，锁存）1。如果定时关闭，则所传输的1会被接收为0。在单或多负载总线（例如，服务多个动态随机存取存储器电路的总线）上，常规系统寻求部署共同的DLL。在飞越式（fly-by）拓扑中，如果排他地考虑每个负载上的每种模式，则具有从存储器控制器的最小电飞行时间的负载上的最差情况的建立时间和具有从存储器控制器的最大电飞行时间的负载上的最差情况的保持时间可以规定显著的DLL位移。这样，常规的方法将共同的DLL布置在针对（一个或多个）负载的低和高DLL限制之间。诸如DDR3的当前的存储器架构可以利用训练来确定针对单或多负载总线的共同的DLL布置。然而，当信令处于较高的速度时，用于布置共同的DLL的可用定时容限会减小。附图说明图1图示根据一些实施例的方法。图2图示根据一些实施例的与多个负载进行通信的存储器控制器。图3图示根据一些实施例的装置。具体实施方式现在参考图1，图示了方法100的实施例。方法100可以涉及使总线上的进入的位模式和与存储器控制器相关联的DLL电路之间的相对定时延迟或提前，以确保单或多负载总线上的较大的定时容限。方法100可以由诸如关于图3所描述的装置或者由诸如关于图2或图3所描述的存储器控制器来执行。此外，方法100可以在诸如能够被预加载有位模式的有限集的多用途寄存器（“MPR”）之类的介质上体现，所述位模式的有限集可以被用来校准总线上的进入的位模式和与存储器控制器相关联的DLL之间的相对的提前/延后。在101处，确定了与总线上的负载相关联的最差情况的建立和保持位模式。在一些实施例中，可以针对总线上的每个负载而确定最差情况的建立和保持位模式。负载可以包括存储器模块。然而，负载还可以包括能够经由总线架构进行通信的任何设备。总线可以包括在计算机系统内的组件之间转移数据的子系统。建立时间包括数据信号在时钟事件之前应当保持稳定以使得数据被时钟可靠地采样的最小时间量。保持时间包括数据信号在时钟事件之后应当保持稳定以使得数据被可靠地采样的最小时间量。用于建立和保持时间的最差情况的位模式可以针对特定的负载还有多负载总线上的每个负载而变化。换言之，针对负载的最差情况的建立模式可能不是针对该负载的最差情况的保持模式，并且也可能不是针对总线上的任何附加的负载的最差情况的建立/保持模式。为了改善定时容限，特定的进入的位模式可以针对每个负载而被提前或者延迟，并且因而根据一些实施例，MPR可以被编程有负载-模式组合的列表以及基于所关联的最差情况的位模式而施加于针对每个负载的特定的进入的位模式的对应的定时调制。在一些实施例中，存储器控制器能够查找每个相应的延迟或提前，或者存储器控制器可以接收存储在诸如非易失性存储器之类的存储器中的每个相应的延迟或提前。为了说明的目的以及为了有助于理解本说明书的特征，现在将介绍示例。该示例不意在限制权利要求的范围。例如并且参考如图2中所图示的系统200，存储器控制器201可以控制总线202上的多个存储器负载203/204/205/20N。在一些实施例中，处理器（在图2中未示出）可以确定与存储器负载203/204/205/20N的每个相关联的最差情况的位模式。然而，在其它实施例中，存储器控制器201可以确定每个最差情况的位模式。在一些实施例中，可以在系统的BIOS中存储并追踪与针对每个存储器模块的定时容限的最大退化量（例如，最差情况）相关联的建立和保持模式。此外，存储器控制器201可以包括与所传输的数据位的时移调制相关联的电路。回到参考图1，在102处，基于所确定的最差情况的建立和保持位模式流来确定施加于相对于与该负载相关联的DLL而被传达的进入的位模式的时移。定时改变可以经由存储器控制器来确定。定时改变可以是对于所传输的信号的时间上的延迟或者对于所传输的信号的时间上的提前。多负载总线上的所传输的数据（例如，位）的延迟/提前可以基于针对多负载总线上的每个负载而确定的最差情况的位模式流的先前估计。继续以上示例，第一数据流可以指向存储器模块204，并且第二数据流可以指向存储器模块205。与第一数据流相关联的相对的DLL定时可以通过第一量来调整，并且与第二数据流相关联的相对的DLL定时可以通过第二量来调整，其中第一量和第二量是不同的时间量。在103处，时间调制后的进入的位模式基于所确定的时移而被传输至总线上的负载。继续以上示例，第一数据流基于第一调整后的定时而被传输至存储器模块204，并且第二数据流基于第二调整后的定时而被传输至存储器模块205。第一数据流和第二数据流可以均以高准确概率而锁存在其目标负载模块处。现在参考图3，图示了装置300的实施例。装置300可以包括存储器控制器301、主存储器302、处理器303、以及介质304。根据一些实施例，装置300可以进一步包括数字显示端口，诸如被适配成耦合至数字计算机监视器、电视、便携式显示屏等之类的端口。存储器控制器301可以包括管理去向和来自存储器的数据的流动的电路。在一些实施例中，存储器控制器301可以包括单独的芯片。然而，在其它实施例中，存储器控制器可以被集成到另一芯片中，诸如在处理器303的管芯上。主存储器302可以包括用于存储数据的任何类型的存储器，诸如但不限于安全数字（SD）卡、微型SD卡、单数据速率随机存取存储器（SDR-RAM）、双数据速率随机存取存储器（DDR-RAM）、或者可编程只读存储器（PROM）。主存储器302可以包括多个存储器模块。处理器303可以包括或者以其它方式与被用来执行程序代码的专用寄存器、堆叠、队列等相关联和/或这些元件的一个或多个可以在那之间共享。在一些实施例中，处理器303可以包括集成电路。在一些实施例中，处理器303可以包括执行诸如但不限于关于图1所描述的方法之类的方法的电路。介质304可以包括可以存储要由处理器303并且在一些情况下存储器控制器301（例如，方法100）所执行的处理器可执行指令的任何计算机可读介质。例如，介质304可以包括非临时有形介质，诸如但不限于光盘、数字视频盘、闪速存储器、光存储、随机存取存储器、只读存储器、或者磁介质。各种实施例可以使用硬件元件、软件元件或这二者的组合来实现。硬件元件的示例可以包括处理器、微处理器、电路、电路元件（例如，晶体管、电阻器、电容器、电感器等）、集成电路、专用集成电路（ASIC）、可编程逻辑设备（PLD）、数字信号处理器（DSP）、现场可编程门阵列（FPGA）、逻辑门、寄存器、半导体设备、芯片、微芯片、芯片集等。软件的示例可以包括软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、功能、方法、过程、软件接口、应用程序接口（API）、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号、或者其任何组合。确定是否使用硬件元件和/或软件元件来实现实施例可以根据任何数量的因素而变化，诸如所期望的计算速率、功率电本文档来自技高网...

【技术保护点】
一种用于存储器定时优化的方法，包括：基于总线上的第一负载和第二负载两者、经处理器确定最差情况的建立和保持时间，其中所述最差情况的建立和保持时间与如下项相关联：(i)数据信号在时钟事件之前将要保持稳定的时间量；以及(ii)数据信号在时钟事件之后将要保持稳定的时间量，其中所述最差情况的建立和保持时间在BIOS中被存储和追踪；经由存储器控制器确定施加到正被传输到所述第一负载的第一进入的位模式流的时移，所述进入的位模式流相对于与所述第一负载和第二负载相关联的DLL而被传达，其中所述时移基于所确定的最差情况的建立和保持时间，并且其中所述第一负载和所述第二负载是所述总线上的不同负载；以及基于第一确定的时移将第一时间调制后的进入的位模式流传输至所述总线上的所述第一负载。

【技术特征摘要】
【国外来华专利技术】1.一种用于存储器定时优化的方法，包括：基于总线上的第一负载和第二负载两者、经处理器确定最差情况的建立和保持时间，其中所述最差情况的建立和保持时间与如下项相关联：(i)数据信号在时钟事件之前将要保持稳定的时间量；以及(ii)数据信号在时钟事件之后将要保持稳定的时间量，其中所述最差情况的建立和保持时间在BIOS中被存储和追踪；经由存储器控制器确定施加到正被传输到所述第一负载的第一进入的位模式流的时移，所述进入的位模式流相对于与所述第一负载和第二负载相关联的DLL而被传达，其中所述时移基于所确定的最差情况的建立和保持时间，并且其中所述第一负载和所述第二负载是所述总线上的不同负载；以及基于第一确定的时移将第一时间调制后的进入的位模式流传输至所述总线上的所述第一负载。2.如权利要求1所述的方法，其中定时改变是时间上的延迟。3.如权利要求1所述的方法，其中定时改变是时间上的提前。4.一种用于存储器定时优化的装置，包括：多个存储器模块；以及存储器控制器，所述装置用以：基于总线上的接收第一位模式流的所述多个存储器模块中的第一存储器模块和总线上的接收第二位模式流的所述多个存储器模块中的第二存储器模块来确定最差情况的建立和保持时间，其中所述最差情况的建立和保持时间与如下项相关联：(i)数据信号在时钟事件之前将要保持稳定的时间量；以及(ii)数据信号在时钟事件之后将要保持稳定的时间量，其中所述最差情况的建立和保持时间在BIOS中被存储和追踪；以及确定施加到正被传输到所述多个存储器模块中的第一存储器模块的第一进入的位模式流的时移，所述进入的位模式流相对于与所述多个存储器模块中的第一存储器模块和所述多个存储器模块中的第二存储器模块相关联的DLL而被传达，其中所述时移基于所确定的最差情况的建立和保持时间；以及基于第一确定的时移将第一时间调制后的进入的位模式流传输至所述总线上的所述多个存储器模块中的第一存储器模块。5.如权利要求4所述的装置，其中时移是时间上的延迟。6.如权利要求4所述的装置，其中时移是时间上的提前。7.一种用于存储器定时优化的装置，包括：多个存储器模块；处理器，用以：基于总线上的接收第一位模式流的...

【专利技术属性】
技术研发人员：OO乌迪霍，AJ诺尔曼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US