存储器件制造技术

一种存储器件，包括：多个第一线；多个第二线；多个存储体组，每个存储体组包括预定数量的存储体；以及列信号传输单元，适用于基于奇数编号的列命令而通过第一线来将一个或更多个列命令信号和一个或更多个列地址信号传输至存储体组，以及基于偶数编号的列命令而通过第二线来将列命令信号和列地址信号传输至存储体组。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年6月9日提交的第10-2015-0081145号韩国专利申请的优先权，其通过引用全部合并于此。
本专利技术的各种实施例涉及一种存储器件。
技术介绍
一般而言，存储器件在激活命令被从存储器控制器输入时激活由行地址选中的行(即，字线)，以及在数据写入命令或数据读取命令被输入时访问(例如，读取或写入)存储单元(耦接至被激活行)之中的耦接至由列地址选中的列(即，位线)的存储单元。存储器件包括其中多个存储单元以行和列布置的单元阵列，与存储体地址对应的单元阵列组被称为存储器存储体(在下文中，被称为存储体)。存储器件包括多个存储体，并且存储体可以被划分为存储体组，每个存储体组包括预定数量的存储体。存储器件基于存储体组执行与写入命令或读取命令相对应的操作。图1A是图示传统存储器件的示图。参照图1A，存储器件包括命令/地址控制单元110和第一存储体组BG0至第四存储体组BG3。存储体组BG0至BG3中的每个包括四个存储体BK0至BK15。命令/地址控制单元110通过线BUS<0:7>将列命令信号RD/WT和具有多个位的列地址信号CADD<0:5>传输至各个存储体组BG0至BG3。当接收到列命令信号RD/WT和列地址信号CADD<0:5>时，存储体组BG0至BG3中的每个通过解码列命令信号RD/WT和列地址信号CADD<0:5>来激活列选择信号，以及将数据写入至耦接至与被激活的列选择信号相对应的列的存储单元或者从该存储单元读取数据。图1B是描述图1A中所示的存储器件的操作的时序图。当列命令R1至R4和W1至W4被依次输入至存储器件时，列命令信号RD和WT被依次激活，从对应的列命令信号RD或WT被激活的时间至下一列命令信号被激活的时间，可以维持与列命令一起输入的列地址信号CADD1至CADD8的值。列命令
R1至R4分别对应于列地址信号CADD1至CADD4，列命令W1至W4分别对应于列地址信号CADD5至CADD8。当列命令如图1B中所示地在每个时钟周期被输入时，各个列地址信号CADD1至CADD8维持一个时钟周期。随着存储器件的操作频率的增加，时钟CK的一个周期tCK缩短。时钟频率的增加减小了命令信号RD和WT以及列地址信号CADD<0:5>的宽度，由此导致时序裕度的减小。为了防止时序裕度减小，图1A的存储器件可以包括与相应的存储体组对应的单独的线，用于将命令信号WT和RD以及列地址信号CADD<0:5>传输至相应的存储体组。这样，当为相应的存储体组提供命令/地址信号传输线时，在特定存储体组未被依次访问的情况下，列地址信号可以维持直到在所述特定存储体组被访问之后、下一存储体组被访问为止。由此，时序裕度可以增加。然而，由于用于传输命令信号和列地址信号的线的数量随着存储体组的数量的增加而显著增加，因此存储器件的电路面积必然增加。
技术实现思路
各种实施例针对一种存储器件，该存储器件能够确保用于将命令/地址信号传输至每个存储体组的充分的时序裕度，同时使用于传输命令/地址信号的线的数量最小化。在实施例中，一种存储器件可以包括：多个第一线；多个第二线；多个存储体组，每个存储体组包括预定数量的存储体；以及列信号传输单元，适用于基于奇数编号的列命令而通过第一线来将一个或更多个列命令信号和一个或更多个列地址信号传输至存储体组，以及基于偶数编号的列命令而通过第二线来将列命令信号和列地址信号传输至存储体组。在实施例中，一种存储器件可以包括：多个第一线；多个第二线；多个存储体组，每个存储体组包括预定数量的存储体；额外列信号发生单元，适用于通过延迟与列命令相对应的一个或更多个列命令信号来产生一个或更多个额外列命令信号，以及通过延迟一个或更多个列地址信号来产生一个或更多个额外列地址信号；以及列信号传输单元，适用于通过第一线将列命令信号和列地址信号传输至存储体组，以及通过第二线将额外列命令信号和额外列地址信号传输至存储体组。在实施例中，一种存储器件可以包括：多个第一线；多个第二线；多个存储体组，每个存储体组包括预定数量的存储体；额外列信号发生单元，适用于在存储器件被设置为在长突发模式下操作时，通过延迟与列命令相对应的一个或更多个列命令信号来产生一个或更多个额外列命令信号，以及通过延迟一个或更多个列地址信号来产生一个或更
多个额外列地址信号；以及列信号传输单元，适用于在存储器件被设置为在短突发模式下操作时，基于奇数编号的列命令而通过第一线将列命令信号和列地址信号传输至存储体组，及基于偶数编号的列命令而通过第二线将列命令信号和列地址信号传输至存储体组，以及在存储器件被设置为在长突发模式下操作时，通过第一线将列命令信号和列地址信号传输至存储体组，及通过第二线将额外列命令信号和额外列地址信号传输至存储体组。附图说明图1A是图示传统存储器件的示图。图1B是用于描述图1A中所示的存储器件的操作的时序图。图2是图示根据本专利技术的实施例的存储器件的示图。图3是列信号传输单元的细节图。图4A和图4B是用于描述图3中所示的列信号传输单元的操作的时序图。图5A和图5B是用于描述图2中所示的存储器件的操作的时序图。图6是图示根据本专利技术的实施例的存储器件的示图。图7是6中所示的额外的列信号发生单元和列信号传输单元的细节图。图8A和图8B是用于描述图6中所示的存储器件的操作的示图。图9是根据本专利技术的实施例的存储器件的示图。图10是图9中所示的额外的列信号发生单元和列信号传输单元的细节图。具体实施方式以下将参照附图更详细地描述各种实施例。然而，本专利技术可以以不同的形式来实施，并且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，并且这些实施例将把本专利技术的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本专利技术的各种附图和实施例中指代相同的部分。在下文中，存储体组模式可以指其中多个存储体组之中的一个存储体组未被依次访问但存储体组被交替访问的操作模式。更具体地，当存储器件被设置为在存储体组模
式下操作时，用于特定存储体组的列命令(即，读取命令或写入命令)不能连续输入两次或更多次。当列命令被依次输入时，仅不同于由紧接的先前列命令选中的存储体组的存储体组可以始终被选中。当存储器件被设置为不在存储体组模式下操作时，用于特定存储体组的列命令可以被输入两次或更多次。短突发模式(short burst mode)可以指其中在多个存储体组之中的选中存储体组中一次访问N个数据的操作模式，长突发模式(long burst mode)可以指其中在多个存储体组之中的选中存储体组中一次访问2N个数据的操作模式，其中，N是等于或大于2的自然数。在下文中，作为示例将描述N是2的情况。即，在短突发模式中，在选中存储体组中一次可以访问2个数据，在长突发模式中，在选中存储体组中一次可以访问4个数据。图2是图示根据本专利技术的实施例的存储器件的示图。参照图2，存储器件可以包括模式设置单元210、列信号传输单元220、多个存储体组BG0至BG3、第一线BUS1<0:7>和第二线BUS2<0:7本文档来自技高网...

【技术保护点】
一种存储器件，包括：多个第一线；多个第二线；多个存储体组，每个存储体组包括预定数量的存储体；以及列信号传输单元，适用于基于奇数编号的列命令而通过第一线来将一个或更多个列命令信号和一个或更多个列地址信号传输至存储体组，以及基于偶数编号的列命令而通过第二线来将列命令信号和列地址信号传输至存储体组。

【技术特征摘要】
2015.06.09 KR 10-2015-00811451.一种存储器件，包括：多个第一线；多个第二线；多个存储体组，每个存储体组包括预定数量的存储体；以及列信号传输单元，适用于基于奇数编号的列命令而通过第一线来将一个或更多个列命令信号和一个或更多个列地址信号传输至存储体组，以及基于偶数编号的列命令而通过第二线来将列命令信号和列地址信号传输至存储体组。2.如权利要求1所述的存储器件，其中，列命令信号对应于读取命令和写入命令，读取命令用于输出储存在存储体组中的数据，写入命令用于将数据储存在存储体组中。3.如权利要求2所述的存储器件，其中，列信号传输单元包括：第一信号传输器，适用于在读取命令是奇数编号的列命令时传输作为第一读取命令信号的读取命令信号，以及在读取命令是偶数编号的列命令时传输作为第二读取命令信号的读取命令信号，读取命令信号在读取命令被输入时被激活；第二信号传输器，适用于在写入命令是奇数编号的列命令时传输作为第一写入命令信号的写入命令信号，以及在写入命令是偶数编号的列命令时传输作为第二写入命令信号的写入命令信号，写入命令信号在写入命令被输入时被激活；以及第三信号传输器，适用于在第一读取命令信号或第一写入命令信号被激活时将列地址信号传输至第一线，以及在第二读取命令信号或第二写入命令信号被激活时将列地址信号传输至第二线。4.如权利要求3所述的存储器件，其中，第一信号传输器在存储器件被设置为在存储体组模式下操作时扩大第一读取命令信号和第二读取命令信号的脉冲宽度，以及在存储器件被设置为不在存储体组模式下操作时维持第一读取命令信号和第二读取命令信号的脉冲宽度。5.如权利要求4所述的存储器件，其中，第二信号传输器在存储器件被设置为在存储体组模式下操作时扩大第一写入命令信号和第二写入命令信号的脉冲宽度，以及在存储器件被设置为不在存储体组模式下操作时维持第一写入命令信号和第二写入命令信号的脉冲宽度。6.如权利要求5所述的存储器件，其中，在存储体组模式下，所述多个存储体组中
\t的一个存储体组没有被依次访问，而所述多个存储体组被交替地访问。7.一种存储器件，包括：多个第一线；多个第二线；多个存储体组，每个存储体组包括预定数量的存储体；额外列信号发生单元，适用于通过延迟与列命令相对应的一个或更多个列命令信号来产生一个或更多个额外列命令信号，以及通过延迟一个或更多个列地址信号来产生一个或更多个额外列地址信号；以及列信号传输单元，适用于通过第一线将列命令信号和列地址信号传输至存储体组，以及通过第二线将额外列命令信号和额外列地址信号传输至存储体组。8.如权利要求7所述的存储器件，其中，额外列信号发生单元将与列地址信号的最低有效位相对应的列地址信号反相，以及产生与额外列地址信号的最低有效位相对应的额外列地址信号。9.如权利要求7所述的存储器件，其中，列命令信号对应于读取命令和写入命令，读取命令用于输出储存在存储体组中的数据，写入命令用于将数据储存在存储体组中。10.如权利要求9所述的存储器件，其中，额外列信号发生单元通过将读取命令信号延迟一个时钟周期来产生额外读取命令信号，通过将写入命令信号延迟一个时钟周期来产生额外写入命令信号，以及通过将列地址信号延迟一个时钟周期来产生额外列命令信号，以及读取命令信号在读取命令被输入...

【专利技术属性】
技术研发人员：金庚焕，李东郁，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR