一种用于双速率数据存储系统的数据传输的时序控制方法技术方案

本发明专利技术提供一种用于双速率数据存储系统数据传输中的时序控制方法，包括：步骤S1、通过对应每个数据信号的输出寄存器调整数据信号的延迟时间，使数据选通信号和每个数据信号同时由处理器端到达存储器端；步骤S2、通过对应数据选通信号的输出寄存器调整数据选通信号的延迟时间，使数据选通信号先于数据信号一个时钟周期由处理器端到达存储器端；步骤S3、通过对应数据选通信号的输出寄存器调整数据选通信号的延迟时间，使数据选通信号先于数据信号半个时钟周期由处理器端到达存储器端。本发明专利技术的有益效果：数据信号同时到达，有效增加有效稳定性余量窗口，提高系统稳定性，优化采样点。

A timing control method for data transmission in dual rate data storage system

The present invention provides a method for sequential double rate data storage system in data transmission control method, which comprises the following steps: S1, the delay time of the output register adjusting data signal corresponding to each data signal, the data strobe signal and a data signal at the same time by each processor memory end reaches the end; step S2, the delay time of output register adjustment data corresponding to a data strobe signal strobe signal, the data strobe signal before the data signal of a clock cycle by the end to end processor memory; step S3, the delay time of the output register adjustment data corresponding to a data strobe signal strobe signal, the data strobe signal before half a data signal by the end of the clock cycle to end processor memory. The beneficial effect of the invention is that the data signal arrives at the same time, the effective stability margin window is effectively increased, the stability of the system is improved, and the sampling point is optimized.

【技术实现步骤摘要】
一种用于双速率数据存储系统的数据传输的时序控制方法
本专利技术涉及双速率数据(DoubleDataRate，DDR)存储系统，尤其涉及一种用于双速率数据存储系统数据传输中的时序控制方法。
技术介绍
双速率数据存储系统通常包括一个双倍速率同步动态随机存储器(DualDataRate，DDR)，DDR控制器根据DDR规范中定义的时序向DDR发出初始化、读、写操作等命令，DDR根据DDR规范的定义正确地响应接收到的命令，接收或者发送DDR控制器命令的数据。DDR控制器和DDR通过数据选通信号(Datastrobesignal，DQS)和数据信号(datasignal，DQ)通信。在DDR硬件设计中，由于PCB布局走线的限制、芯片内部的封装走线长度不同以及同组8bitData信号线单条走线过孔数量不同，会存在由于DDR信号走线不等长导致信号传输时间延迟的情况，从而造成在写操作时，各位数据bit和DQS信号不能到达DDR颗粒，以及在读操作时，各位数据bit和DQS信号到达主芯片的时间延迟不在同一时刻，进而导致实际信号有效稳定性余量窗口(即同组8bitData时延重叠的部分构成的DQ信号的数据有效窗口)小，引起系统不稳定。为了解决由于DDR信号走线不等长导致信号传输时间延迟，进而导致数据有效窗口小，系统不稳定的问题，目前有两种解决方案：1)通过DDR线走等长线避免此问题，但是会增加布局(Layout)面积，同时由于走线变长带来负载加大，降低单条信号线的信号质量；2)通过调节DQS的延迟时间，使得同组内DQS信号处于各个DQ信号的窗口之间，但是无法增加数据有效窗口。图1为现有技术，表示在DDR端接收到数据选通信号DQS和数据信号DQ0-DQ7后，数据选通信号DQS和数据信号DQ0-DQ7之间的关系。DQS在边沿采样，DQ0-DQ7同一个时钟周期内的交集构成的实际数据有效窗口L’的大小小于理论最大数据有效窗口L的大小，其中，理论最大数据有效窗口L的大小对应实际的时钟长度。由图1可知，因为芯片内部线长、PCB板上走线线长以及过孔数量不同等原因，在写操作时，DQ0-DQ7到达DDR的时间会有延迟，造成实际数据有效窗口L’的大小小于实际的时钟周期。而DQS只能在DQ0-DQ7的实际数据有效窗口L’内调节延迟时间，因此造成了调节范围变小，DDR出错的可能增加，系统稳定性差。综上可知，现有技术无法满足双速率数据存储系统的使用需求。
技术实现思路
针对现有技术中存在的问题，本专利技术提供了一种能够有效增加有效稳定性余量窗口，提高系统稳定性，优化采样点的用于双速率数据存储系统数据传输中的时序控制方法。本专利技术采用如下技术方案：一种用于双速率数据存储系统数据传输中的时序控制方法，所述双速率数据存储系统包括：处理器和存储器，所述处理器上设有多个输出引脚，每个所述输出引脚处分别设有输出寄存器，所述处理器的每个输出引脚分别连接信号线，所述处理器通过连接在每个所述输出引脚上的所述信号线与所述存储器连接，所述处理器和所述存储器之间通过一数据选通信号和多个数据信号进行通信，所述数据信号的宽度与所述数据选通信号的宽度相同，所述信号线包括一用来传输所述数据选通信号的第一信号线和多个分别用来传输所述数据信号的第二信号线；所述时序控制方法包括：步骤S1、通过对应每个所述数据信号的输出寄存器调整所述数据信号的延迟时间，使所述数据选通信号和每个所述数据信号同时由所述处理器端到达所述存储器端；步骤S2、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号一个时钟周期由所述处理器端到达所述存储器端；步骤S3、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端。优选的，所述存储器为双倍速率同步动态随机存储器。优选的，所述存储器周期性的对所述数据信号进行采样，所述步骤S3中，所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端后，所述存储器对所述数据信号采样的采样点对准所述数据选通信号周期的边沿。优选的，所述第二信号线数量为8条。优选的，所述步骤2中，通过多个所述输出寄存器依次对每条所述第二信号线传输的所述数据信号进行延迟。优选的，对所述数据信号延迟一预定的延迟单位，并延迟多次，直到所述存储器出错。优选的，所述步骤S3中包括步骤S31、对所述数据选通信号延迟一预定的延迟单位，并延迟多次，直到所述存储器出错；步骤S32、使所述数据选通信号减少延迟或者再增加延迟所述步骤S31中延迟的总时间的一半。优选的，所述延迟单位为所述寄存器的最小延迟单位。本专利技术的有益效果：使同一组信号中的数据信号同时由处理器端到达存储器端，有效增加有效稳定性余量窗口，提高系统稳定性；调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端，从而使存储器对所述数据信号采样的采样点对准所述数据选通信号周期的边沿，优化采样点。附图说明图1为现有技术中，DDR端和DDR控制端接收到数据选通信号DQS和数据信号DQ0-DQ7后，数据选通信号DQS和数据信号DQ0-DQ7之间的关系的示意图；图2为本专利技术的一个优选的实施例中，用于双速率数据存储系统数据传输中的时序控制方法的流程图；图3为本专利技术的一个优选的实施例中，步骤S3的流程图；图4-8为本专利技术的一个优选的实施例中，用于双速率数据存储系统数据传输中的时序控制方法的流程示意图。具体实施方式需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。下面结合附图对本专利技术的具体实施方式作进一步的说明：如图2-8所示，一种用于双速率数据存储系统数据传输中的时序控制方法，上述双速率数据存储系统包括：处理器和存储器，上述处理器上设有多个输出引脚，每个上述输出引脚处分别设有输出寄存器，上述处理器的每个输出引脚分别连接信号线，上述处理器通过连接在每个上述输出引脚上的上述信号线与上述存储器连接，上述处理器和上述存储器之间通过一数据选通信号和多个数据信号进行通信，上述数据信号的宽度与上述数据选通信号的宽度相同，上述信号线包括一用来传输上述数据选通信号的第一信号线和多个分别用来传输上述数据信号的第二信号线；上述时序控制方法包括：步骤S1、通过对应每个上述数据信号的输出寄存器调整上述数据信号的延迟时间，使上述数据选通信号和每个上述数据信号同时由上述处理器端到达上述存储器端；步骤S2、通过对应上述数据选通信号的输出寄存器调整上述数据选通信号的延迟时间，使上述数据选通信号先于上述数据信号一个时钟周期由上述处理器端到达上述存储器端；步骤S3、通过对应上述数据选通信号的输出寄存器调整上述数据选通信号的延迟时间，使上述数据选通信号先于上述数据信号半个时钟周期由上述处理器端到达上述存储器端；上述存储器为双倍速率同步动态随机存储器。在本实施例中，在进行写操作时，在数据信号和数据选通信号从处理器传输到存储器的过程中，由于传输条件和传输距离的影响，可能会使得DQS与DQ的相位关系发生改变，因此首先要对通过对应每个上述数据信号的输出寄存器调整上述数据信号的延迟时间，使上述数本文档来自技高网...

【技术保护点】
一种用于双速率数据存储系统数据传输中的时序控制方法，所述双速率数据存储系统包括：处理器和存储器，所述处理器上设有多个输出引脚，其特征在于，每个所述输出引脚处分别设有输出寄存器，所述处理器的每个输出引脚分别连接信号线，所述处理器通过连接在每个所述输出引脚上的所述信号线与所述存储器连接，所述处理器和所述存储器之间通过一数据选通信号和多个数据信号进行通信，所述数据信号的宽度与所述数据选通信号的宽度相同，所述信号线包括一用来传输所述数据选通信号的第一信号线和多个分别用来传输所述数据信号的第二信号线；所述时序控制方法包括：步骤S1、通过对应每个所述数据信号的输出寄存器调整所述数据信号的延迟时间，使所述数据选通信号和每个所述数据信号同时由所述处理器端到达所述存储器端；步骤S2、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号一个时钟周期由所述处理器端到达所述存储器端；步骤S3、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端。

【技术特征摘要】
1.一种用于双速率数据存储系统数据传输中的时序控制方法，所述双速率数据存储系统包括：处理器和存储器，所述处理器上设有多个输出引脚，其特征在于，每个所述输出引脚处分别设有输出寄存器，所述处理器的每个输出引脚分别连接信号线，所述处理器通过连接在每个所述输出引脚上的所述信号线与所述存储器连接，所述处理器和所述存储器之间通过一数据选通信号和多个数据信号进行通信，所述数据信号的宽度与所述数据选通信号的宽度相同，所述信号线包括一用来传输所述数据选通信号的第一信号线和多个分别用来传输所述数据信号的第二信号线；所述时序控制方法包括：步骤S1、通过对应每个所述数据信号的输出寄存器调整所述数据信号的延迟时间，使所述数据选通信号和每个所述数据信号同时由所述处理器端到达所述存储器端；步骤S2、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号一个时钟周期由所述处理器端到达所述存储器端；步骤S3、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端。2.根据权利要...

【专利技术属性】
技术研发人员：张坤，颜栋卿，冯杰，许传亭，黄敏君，陈斯伟，李远远，曹林林，高建飞，
申请(专利权)人：晶晨半导体上海股份有限公司，
类型：发明
国别省市：上海,31