跨不同功率域的字线和位线跟踪制造技术

提供了一种位线和字线跟踪电路，其计及具有由逻辑电源电压供电的逻辑功率域和由存储器电源电压供电的存储器功率域的存储器中取决于电源电压的延迟。

Word line and bit line tracking across different power domains

A bit line and word line tracking circuit is provided, which takes account of the logical power domain supplied by the logic power supply voltage and the memory power domain supplied by the memory power supply voltage, which depends on the delay of the supply voltage.

【技术实现步骤摘要】
【国外来华专利技术】跨不同功率域的字线和位线跟踪A·帕雷拉和R·查巴相关申请的交叉引用本申请要求于2015年7月31日提交的美国非临时专利申请No.14/815,042的权益，后者要求于2015年4月15日提交的美国临时申请No.62/148,113的权益，这两篇申请的内容均通过援引整体纳入于此。
本申请涉及存储器，尤其涉及跨至少两个功率域的字线和位线跟踪。背景存储器的写操作可以响应于存储器时钟信号的边沿而发生。例如，地址解码器响应于存储器时钟信号边沿来解码地址和提升恰适的字线。类似地，I/O电路响应于存储器时钟信号边沿来处理数据位以使用恰适的差分电压来驱动一对位线(取决于该数据位的二进制值而将一根位线驱动为高而一根为低)。因为常规地址解码涉及显著更多的逻辑，所以从时钟边沿到字线断言的延迟超过驱动位线之前来自数据位处理的延迟。由此，字线发展延迟是关键路径，使得常规存储器足以使用字线跟踪器对该延迟进行建模。一旦字线跟踪器已经完成对字线发展延迟的建模，位线跟踪器就响应于字线跟踪器中“哑”字线的断言而对发展位线电压所需的延迟进行建模。哑字线与其建模的字线匹配，使得其针对正被建模的实际字线具有基本上相同的电本文档来自技高网...

【技术保护点】
一种电路，包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器；第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分；以及逻辑电路，其被配置成响应于所述所模拟...

【技术特征摘要】
【国外来华专利技术】2015.04.15 US 62/148,113;2015.07.31 US 14/815,0421.一种电路，包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器；第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分；以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。2.如权利要求1所述的电路，其特征在于，进一步包括：存储器功率域字线；字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段基本上等于所述行解码时段。3.如权利要求2所述的电路，其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有基本上等于所述第一长度的第二长度的哑行解码总线。4.如权利要求3所述的电路，其特征在于，所述哑行解码总线包括折叠的哑行解码总线。5.如权利要求1所述的电路，其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线；以及哑位线，其被配置成响应于所述哑字线的断言而被放电。6.如权利要求5所述的电路，其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段基本上等于用于存储器位单元的写操作时段。7.如权利要求5所述的电路，其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。8.如权利要求1所述的电路，其特征在于，进一步包括：存储器功率域位线；位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿...

【专利技术属性】
技术研发人员：A·B·帕雷拉，R·查巴，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US