包括LDMOS 晶体管的半导体器件及其制造方法和LDMOS 晶体管技术

公开了一种包括LDMOS晶体管的半导体器件及其制造方法，以及LDMOS晶体管。在一个实施方式中，该半导体器件包括：具有前表面的半导体衬底；在前表面中的LDMOS晶体管；以及被布置在前表面上的金属化结构。金属化结构包括被布置在至少一个电介质层中的至少一个腔。

【技术实现步骤摘要】
包括LDMOS晶体管的半导体器件及其制造方法和LDMOS晶体管
各种实施方式涉及半导体器件、LDMOS晶体管以及半导体器件制造方法。
技术介绍
持续需要适合在包括微波频率的越来越高的频率下工作的固态电路。如本文所使用的，术语“微波”旨在表示等于或高于约200兆赫兹的频率，例如在300MHz至3GHz的范围内。已经创建了能够在这样的频率范围内提供增益的各种晶体管结构。LDMOS(横向扩散金属氧化物半导体)晶体管是这种晶体管结构的示例。在高频下，晶体管结构的金属化结构的导电部之间的寄生耦合会限制性能。降低寄生耦合的一种方法是通过在金属化结构的一个或更多个层内使用具有较低介电常数的电介质材料。这种电介质材料可以称为低k电介质，并且通常具有2.5至4.1范围内的介电常数k。然而，这种低k电介质材料可能是机械敏感的并且较难以加工。因此，期望进一步改进以减少在较高频率下使用的半导体器件中的寄生耦合。
技术实现思路
在一个实施方式中，半导体器件包括：具有前表面的半导体衬底；在前表面中的LDMOS晶体管；以及布置在前表面上的金属化结构。金属化结构包括布置在至少一个电介质层中的至少一个腔。在一个实施方式中，LDMOS晶体管包括：包括前表面的半导体衬底；布置在前表面中的掺杂的源极区、栅极、掺杂的漏极区、掺杂的沟道区、掺杂的漏极漂移区以及掺杂的本体接触区；布置在前表面上的金属化结构，金属化结构包括一个或更多个电介质层、布置在一个或更多个电介质层之间的一个或更多个导电的再分布层以及延伸穿过一个或更多个电介质层的一个或更多个导电通孔；以及由电介质材料限定的至少一个腔，所述腔的介电常数低于限定腔的电介质材料的介电常数。在一个实施方式中，一种方法包括：向包括LDMOS晶体管结构的半导体衬底的前表面施加电介质层；在至少一个电介质层中形成开口；以及用另一电介质层覆盖开口以密封腔。在一个实施方式中，一种方法包括：将介电常数小于布置在LDMOS晶体管上的金属化结构的电介质材料的介电常数的一个或更多个腔定位在使得减小以下中的一个或更多个的位置处：在这些位置处的金属化结构中的电场；漏极与栅极之间的电容耦合；源极与栅极之间的电容耦合；以及源极与漏极之间的电容耦合。通过阅读以下详细描述并且查看附图，本领域技术人员将认识到附加的特征和优点。附图说明附图中的元素不一定相对于彼此成比例。相同的附图标记表示相应的相似部件。可以组合各种所示实施方式的特征，除非它们彼此排斥。示例性实施方式在附图中示出，并且在下面的描述中详细描述。图1a示出了包括LDMOS晶体管和金属化结构的半导体器件；图1b示出了包括LDMOS晶体管和金属化结构的半导体器件；图2a示出了形成在金属化结构的电介质层中的腔；图2b示出了形成在金属化结构的电介质层中的腔；图2c示出了形成在金属化结构的电介质层中的腔；图3a示出了包括LDMOS晶体管和金属化结构的半导体器件的截面图；图3b示出了图3a的半导体器件的平面图；图4示出了包括LDMOS晶体管和多级金属化结构的半导体器件；图5a示出了用于在LDMOS晶体管的金属化结构中形成腔的方法的流程图；图5b示出了用于在LDMOS晶体管的金属化结构中形成腔的方法的流程图；图6示出了包括LDMOS晶体管和多级金属化结构中的第一级的半导体器件；图7示出了包括LDMOS晶体管和多级金属化结构中的第一级的半导体器件；图8示出了包括LDMOS晶体管和在多级金属化结构中的第一级内的腔的半导体器件；图9示出了包括LDMOS晶体管和具有漏极滑槽(runner)的多级金属化结构中的第一级的半导体器件；图10示出了图9的多级金属化结构中的第一级的平面图；图11示出了包括LDMOS晶体管和多级金属化结构中的第二级的半导体器件；图12示出了包括LDMOS晶体管和在多级金属化结构中的第二级内的腔的半导体器件；图13示出了图12的多级金属化结构中的第二级的平面图；图14示出了包括LDMOS晶体管和多级金属化结构的半导体器件；图15示出了包括导电的贯穿衬底通孔的半导体器件。具体实施方式在下面的详细描述中，参考附图，附图构成详细描述的一部分，并且在附图中作为说明展示了可以实践本专利技术的具体实施方式。在这方面，参考附图的取向而使用诸如“顶”、“底”、“前”、“后”、“头”、“尾”等方向术语进行描述。由于实施方式中的部件可以被定位在若干不同的取向中，因此方向术语用于说明的目的，而决非限制。应当理解，可以在不脱离本专利技术的范围的情况下利用其他实施方式并做出结构或逻辑上的改变。因此，以下详细描述不是限制性的，并且本专利技术的范围由所附权利要求限定。以下将说明若干示例性实施方式。在这种情况下，在附图中，相同的结构特征由相同或相似的附图标记表示。在本说明书的上下文中，“横向”或“横向方向”应被理解为意味着大致平行于半导体材料或半导体载体的横向延伸的方向或延伸。因此，横向方向大致平行于这些表面或侧而延伸。相比之下，术语“垂直”或“垂直方向”被理解为意味着大致垂直于这些表面或侧且因此垂直于横向方向的方向。因此，垂直方向是沿着半导体材料或半导体载体的厚度方向。如本说明书中所使用的那样，当诸如层、区域或衬底这样的元件被称为“在另一元件上”或“延伸到另一元件上”时，其可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接延伸到另一元件上”时，不存在中间元件。如本说明书中所使用的，当元件被称为“连接”或“耦合”至另一元件时，其可以直接连接或耦合至另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”至另一元件时，不存在中间元件。如本文中所使用的，各种设备类型和/或掺杂的半导体区可以被标识为N型或P型，但是这仅仅是为了方便描述而不是限制性的，并且这种识别可以被“第一导电类型”或“第二、相反的导电类型”的更一般描述代替。其中，第一类型可以是N型或P型，并且第二类型是P型或N型。本领域技术人员应当理解，诸如LDMOS晶体管这样的有源器件可以形成在衬底上或衬底上方，或者完全在衬底内或者部分地形成在衬底内并且部分地形成在衬底上，这取决于器件的特性。因此，如本文所使用的，关于有源器件，术语“在衬底中”、“在半导体衬底中”及其等同物旨在包括所有这样的变型。图1a示出了包括具有前表面22和后表面23的半导体衬底21的半导体器件20。半导体器件20还包括在前表面22中的LDMOS晶体管24和布置在前表面22上的金属化结构25。金属化结构25包括布置在至少一个电介质层28中的至少一个腔27。在图1a所示的实施方式中，半导体衬底21的体电阻率大于或等于100Ohm.cm，即ρ≥100Ohm.cm，并且可以包括单晶衬底，例如单晶硅衬底。在该实施方式中，衬底21可以被称为高阻衬底。如果半导体衬底的体电阻率等于或大于预定水平，则可以显著地减少寄生的电感-衬底耦合和器件寄生效应。期望的预定水平有效地等于或大于100Ohm.cm的电阻率，合宜地等于或大于约500Ohm.cm的电阻率，更方便地等于或大于约1000Ohm.cm的电阻率。如本文所使用的，术语“体电阻率”是指衬底的位于LDMOS晶体管24的掺杂的器件区之外的那些部分。在其他实施方式中，例如在图1本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，其包括前表面；在所述前表面中的横向扩散金属氧化物半导体LDMOS晶体管；以及被布置在所述前表面上的金属化结构，其中，所述金属化结构包括被布置在至少一个电介质层中的至少一个腔。

【技术特征摘要】
2016.06.24 US 15/191,9371.一种半导体器件，包括：半导体衬底，其包括前表面；在所述前表面中的横向扩散金属氧化物半导体LDMOS晶体管；以及被布置在所述前表面上的金属化结构，其中，所述金属化结构包括被布置在至少一个电介质层中的至少一个腔。2.根据权利要求1所述的半导体器件，其中，所述至少一个腔由电介质材料在所有侧上限定。3.根据权利要求1所述的半导体器件，其中，所述至少一个腔被布置在所述金属化结构的具有大于所述半导体器件的平均电场的电场的区域中。4.根据权利要求1所述的半导体器件，其中，所述至少一个腔被布置在所述LDMOS晶体管的漏极区与栅极之间，以减小电容耦合。5.根据权利要求1所述的半导体器件，其中，所述金属化结构包括被布置在所述前表面上的第一电介质层、被布置在所述第一电介质层上的第一导电层以及至少一个第一导电通孔，其中，所述至少一个腔被布置成与所述至少一个第一导电通孔的侧面相邻。6.根据权利要求5所述的半导体器件，其中，所述至少一个第一导电通孔将所述LDMOS晶体管的漏极电耦合至所述第一导电层。7.根据权利要求5所述的半导体器件，其中，第一腔被布置成与所述至少一个第一导电通孔的第一侧相邻，并且第二腔被布置成与所述至少一个第一导电通孔的第二侧相邻，所述第二侧与所述第一侧相对。8.根据权利要求7所述的半导体器件，其中，所述第一腔延伸穿过所述第一电介质层、并且由第二电介质层限定下表面且由第三电介质层限定上表面，其中，所述第三电介质层包括与所述第一腔连通的多个开口，所述多个开口被第四电介质层覆盖。9.根据权利要求8所述的半导体器件，其中，所述第一电介质层包括三个子层：包括硼磷硅玻璃BPSG的第一子层；包括氮化硅SiN的第二子层；以及包括硅氧化物SiOx的第三子层，并且其中，所述第二电介质层包括氮氧化硅SiON，所述第三电介质层包括SiN以及所述第四电介质层包括SiOx。10.根据权利要求7所述的半导体器件，其中，所述第一腔被布置在场板的漏极侧边缘与所述LDMOS晶体管的漏极区之间。11.根据权利要求8所述的半导体器件，还包括在被布置在所述第四电介质层上的第五电介质层中的至少一个第三腔。12.根据权利要求11所述的半导体器件，还包括延伸穿过所述第五电介质层的第二导电通孔，其中，所述至少一个第三腔被布置成与所述第二导电通孔的侧面相邻。13.根据权利要求12所述的半导体器件，其中，所述第二导电通孔与被布置在所述第五电介质层上的滑槽成一体。14.根据权利要求1所述的半导体器件，其中，第一多个腔被布置在与延伸穿过所述第一电介质层的导电通孔的第一侧面相邻的第一行中。15.根据权利要求14所述的半导体器件，其中，第二多个腔被布置在与延伸穿过所述第一电介质层的导电通孔的第二侧面相邻的第二行中，所述第二侧面与所述第一侧面相对。16.根据权利要求1所述的半导体器...

【专利技术属性】
技术研发人员：赫尔穆特·布雷赫，阿尔贝特·比尔纳，米夏埃拉·布朗恩，扬·罗波尔，马西亚斯·齐格尔德鲁姆，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国,DE