晶片封装及其制造方法技术

本公开提供一种晶片封装及其制造方法，该晶片封装包含一第一基板；设置于该第一基板上方的一第一绝缘层；设置于该第一绝缘层内的一导电结构；嵌置于该第一绝缘层中的一缓冲物件；电连接该导电结构且设置于该导电结构与该缓冲物件上方的一重布层；以及设置于该重布层上方的一第二绝缘层，其中该重布层的一接触部分自该第二绝缘层暴露并且位于该缓冲物件上方。

【技术实现步骤摘要】
晶片封装及其制造方法
本专利技术涉及一种晶片封装及其制造方法，其包含与重布层(RDL)相邻且经配置以吸收力量的缓冲物件。
技术介绍
半导体元件对于许多现代应用是很重要的。随着电子技术的进步，半导体元件的尺寸越来越小，同时具有越来越强大的功能与越来越多的集成电路。由于半导体元件的微小化尺寸，晶圆级晶片尺寸封装(waferlevelchipscalepackaging，WLCSP)广泛地应用于制造，在微小半导体元件中，实施许多制造步骤。然而，在微小化尺寸中制造半导体元件，变得越来越复杂。制造半导体元件增加的复杂度可能造成缺陷，例如不良的电互连、元件破裂或剥落。因此，半导体元件的结构修改与制造面临许多挑战。上文的「现有技术」说明仅是提供
技术介绍
，并未承认上文的「现有技术」说明公开本公开的标的，不构成本公开的现有技术，且上文的「现有技术」的任何说明均不应作为本案的任一部分。
技术实现思路
本公开的一实施例提供一种晶片封装，包含一第一基板；一第一绝缘层，设置于该第一基板上方；一导电结构，设置于该第一绝缘层内；一缓冲物件，嵌置于该第一绝缘层中；一重布层(redistributionlayer，RDL)，与该导电结构电连接并且设置于该导电结构与该缓冲物件上方；以及一第二绝缘层，设置于该重布层上方，其中该重布层的一接触部分自该第二绝缘层暴露并且位于该缓冲物件上方。在一些实施例中，该缓冲物件与该重布层接触。在一些实施例中，自该第二绝缘层暴露的该重布层的该接触部分是部分位于该缓冲物件上方或是对齐该缓冲物件。在一些实施例中，该缓冲物件受到该第一绝缘层环绕或是部分自该第一绝缘层暴露。在一些实施例中，该缓冲物件的一宽度实质等于自该第二绝缘层暴露的该重布层的该接触部分的一宽度。在一些实施例中，该缓冲物件的一厚度约0.05微米至约5微米。在一些实施例中，该缓冲物件是绝缘的。在一些实施例中，该缓冲物件包含弹性的、可挠性的、或软的材料。在一些实施例中，该缓冲物件包含弹性体、硅胶、树脂、环氧化合物、聚合物、聚酰亚胺、或聚苯并恶唑(polybenzoxazole，PBO)。在一些实施例中，一连接器位于自该第二绝缘层暴露的该重布层的该接触部分的上方，并且与自该第二绝缘层暴露的该重布层的该接触部分电连接。在一些实施例中，该连接器至少部分受到该第二绝缘层环绕。在一些实施例中，该连接器是一传导线、一传导凸块、一传导柱、或一焊接件。在一些实施例中，该晶片封装进一步包含一第二基板，其包含位于该第二基板上方且与该重布层电连接的一接合垫。在一些实施例中，自该第二绝缘层暴露的该重布层的该接触部分与该接合垫通过一连接器而接合。在一些实施例中，该导电结构延伸至该第一基板的一中介插塞，或是位于该第一绝缘层上方且嵌置于该第一绝缘层中的一接垫。在一些实施例中，该第一绝缘层与该第二绝缘层包含介电材料。本公开的另一实施例提供一种制造晶片封装的方法，包含提供一基板；形成一第一绝缘层于该基板上方；形成一导电结构于该第一绝缘层内；形成一第一图案化掩模于该第一绝缘层上方；局部移除该第一图案化掩模暴露的该第一绝缘层，以形成一凹部；移除该第一图案化掩模；形成一缓冲物件于该凹部中；形成一重布层于该导电结构与该缓冲物件上方；形成一第二绝缘层于该重布层上方；形成一第二图案化掩模于该第二绝缘层上方；局部移除该第二绝缘层，以暴露该重布层的一接触部分；以及移除该第二图案化掩模。在一些实施例中，该缓冲物件通过网印(stencilsqueezing)而设置于该凹部中。在一些实施例中，该凹部通过微影与蚀刻而形成。上文已相当广泛地概述本公开的技术特征及优点，俾使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开本领域技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开本领域技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。附图说明由以下详细说明与附随附图得以最佳了解本申请案公开内容的各方面。注意，根据产业的标准实施方式，各种特征并非依比例绘示。实际上，为了清楚讨论，可任意增大或缩小各种特征的尺寸。图1是一剖面示意图，例示本公开一些实施例的晶片封装。图2是一剖面示意图，例示本公开一些实施例的晶片封装。图3是一剖面示意图，例示本公开一些实施例的晶片封装。图4是一剖面示意图，例示本公开一些实施例的晶片封装。图5是一剖面示意图，例示本公开一些实施例(包含图1至图4的任一图中的晶片封装)的晶片封装。图6是一流程图，例示本公开一些实施例的晶片封装的制造方法。图7至图20是示意图，例示本公开一些实施例通过图6的方法制造晶片封装。其中，附图标记说明如下：100晶片封装101第一基板101a第一表面101b第二表面102第一绝缘层103导电结构104缓冲物件105重布层105a接垫部105b延长部105c接触部分106第二绝缘层106a凹部107连接器200封装件201第二基板202接合垫203传导凸块401第一图案化掩模402第二图案化掩模300方法301-314步骤W1缓冲物件的宽度W2接垫部的宽度具体实施方式本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用「在实施例中」一语并非必须指相同实施例，然而可为相同实施例。本公开涉及一种晶片封装，其包含与重布层相邻且经配置以吸收力量的缓冲物件。为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。晶片封装经由互连结构而电连接至外部电路，该互连结构例如打线接合(wirebonding)、传导线、传导柱、传导凸块、或类似物。该晶片封装的接合垫暴露，并且互连结构位于该接合垫上，以将晶片封装电连接至外部电路。在设置互连结构之后，应力或力量会作用在接合垫或晶片封装上。例如，在打线接合操作过程中，打线接合毛细管头(wirebondcapillaryhead)会施力在接合垫上，以形成且设置凸块(stud)于接合垫上。再者，在打线接合操作过程中，打线接合毛细管头的移动可在接合垫或晶片封装上产生力量。作用在接合垫或晶片封装上的力量可在接合垫以及晶片封装的其他元件上造成破坏。该力量甚至可传向晶片封装的内部，而在接合垫或其他元件内发生破裂，并且可能发生元件的剥落。本公开提供一种晶片封装。该晶片封装包含缓冲物件，设置于置与重布层相邻。该缓冲物件可吸收力量，例如在重布层上形成打线接合凸块的过程中，施加于重布层上的按压力(pressingforce)、打线接合机器所产生的振动力、或是制造过程中作用本文档来自技高网...

【技术保护点】
一种晶片封装，包含：一第一基板；一第一绝缘层，设置于该第一基板上方；一导电结构，设置于该第一绝缘层内；一缓冲物件，嵌置于该第一绝缘层中；一重布层，与该导电结构电连接并且设置于该导电结构与该缓冲物件上方；以及一第二绝缘层，设置于该重布层上方；其中该重布层的一接触部分自该第二绝缘层暴露并且位于该缓冲物件上方。

【技术特征摘要】
2016.06.17 US 15/186,1001.一种晶片封装，包含：一第一基板；一第一绝缘层，设置于该第一基板上方；一导电结构，设置于该第一绝缘层内；一缓冲物件，嵌置于该第一绝缘层中；一重布层，与该导电结构电连接并且设置于该导电结构与该缓冲物件上方；以及一第二绝缘层，设置于该重布层上方；其中该重布层的一接触部分自该第二绝缘层暴露并且位于该缓冲物件上方。2.根据权利要求1所述的晶片封装，其中该缓冲物件与该重布层接触。3.根据权利要求1所述的晶片封装，其中自该第二绝缘层暴露的该重布层的该接触部分是部分位于该缓冲物件上方或是对齐该缓冲物件。4.根据权利要求1所述的晶片封装，其中该缓冲物件受到该第一绝缘层环绕或是部分自该第一绝缘层暴露。5.根据权利要求1所述的晶片封装，其中该缓冲物件的一宽度实质等于自该第二绝缘层暴露的该重布层的该接触部分的一宽度。6.根据权利要求1所述的晶片封装，其中该缓冲物件的一厚度为约0.05微米至约5微米。7.根据权利要求1所述的晶片封装，其中该缓冲物件是绝缘的。8.根据权利要求1所述的晶片封装，其中该缓冲物件包含弹性的、可挠性的、或软的材料。9.根据权利要求1所述的晶片封装，其中该缓冲物件包含弹性体、硅胶、树脂、环氧化合物、聚合物、聚酰亚胺、或聚苯并恶唑。10.根据权利要求1所述的晶片封装，其中一连接器位于自该第二绝缘层暴露的该重布层的该接触部分的上方，并且与自...

【专利技术属性】
技术研发人员：林柏均，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾,71