集成电路上的导电端子制造技术

提供一种集成电路上的导电端子。所述导电端子包括导电接垫、介电层及导通孔。所述导电接垫配置于所述集成电路上并电连接至所述集成电路。所述介电层覆盖所述集成电路及所述导电接垫，所述介电层包括排列成阵列的多个接触开口，且所述导电接垫被所述接触开口局部地暴露出。所述导通孔配置于所述介电层上并经由所述接触开口电连接至所述导电接垫。所述导通孔包括排列成阵列的多个凸出部。所述凸出部分布于所述导通孔的顶表面上，且所述凸出部对应于所述接触开口。

【技术实现步骤摘要】
集成电路上的导电端子
本专利技术的实施例涉及一种集成电路上的导电端子。
技术介绍
集成电路被用于例如个人计算机、手机、数码相机及其他电子设备等各种电子应用中。集成电路通常是通过以下方式来制作：依序在半导体衬底之上沉积绝缘层或介电层、导电层及半导体材料层；以及利用光刻(lithography)对所述各种材料层进行图案化以在其上形成电路组件及元件。通常在半导体晶片上制造许多集成电路，并通过芯片探测(chip-probing)工艺对所述集成电路进行测试或检查。在芯片探测工艺期间，探针按压在集成电路的导电端子上，且芯片探测工艺的测试稳定性与所述导电端子的形态(morphology)相关。
技术实现思路
本专利技术的实施例提供一种集成电路上的导电端子，包括：导电接垫，配置于所述集成电路上并电连接至所述集成电路；介电层，覆盖所述集成电路及所述导电接垫，所述介电层包括排列成阵列的多个接触开口，且所述导电接垫被所述接触开口局部地暴露出；以及导通孔，配置于所述介电层上并经由所述接触开口电连接至所述导电接垫，所述导通孔包括排列成阵列的多个凸出部，所述凸出部分布于所述导通孔的顶表面上，且所述凸出部对应于所述接触开口。附图说明根据以下的详细说明并配合所附图式以了解本专利技术实施例。应注意的是，根据本产业的一般作业，各种特征并未按照比例绘制。事实上，为了清楚说明，可能任意的放大或缩小组件的尺寸。图1是说明根据本专利技术某些示例性实施例的集成电路上的导电端子的示意图。图2是说明根据本专利技术某些替代示例性实施例的集成电路上的导电端子的示意图。图3是说明根据本专利技术某些其他实施例的集成电路上的导电端子的示意图。图4是说明根据本专利技术另一些替代实施例的集成电路上的导电端子的示意图。图5是说明介电岛状结构的面积与环形接触开口的面积之间的关系的示意图。[符号的说明]100、200、300：集成电路100a、200a、300a：有源表面102、202、302：接合垫104、204、304：钝化层110、210、310、410：导电端子112、212、312：导电接垫114、214、314：介电层116、216、316、416：导通孔116a、216a、316a：第一导电部116b、216b、316b：第二导电部118、218、318：导电顶盖314a：介电岛状结构C1、C2、C3：凸出部O1、O2、O3、O4、O5、O6：接触开口W、W’：直径具体实施方式以下实施例提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下所描述的构件及设置的具体实例是为了以简化的方式传达本专利技术为目的。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本专利技术的实施例公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。图1是说明根据本专利技术某些示例性实施例的集成电路上的导电端子的示意图。参照图1，在某些示例性实施例中，提供集成电路100上的导电端子110。导电端子110包括导电接垫112、介电层114及导通孔116。导电接垫112配置于集成电路100上并电连接至集成电路100。介电层114覆盖集成电路100及导电接垫112，介电层114包括排列成阵列的多个接触开口O1，且导电接垫112被接触开口O1局部地暴露出。导通孔116配置于介电层114上并经由接触开口O1电连接至导电接垫112。导通孔116包括排列成阵列的多个凸出部C1。凸出部C1分布于导通孔116的顶表面上，且凸出部C1对应于介电层114的接触开口O1。在某些实施例中，凸出部C1位于接触开口O1上方。集成电路100可包括半导体衬底，且所述半导体衬底包括形成于其中的有源组件(例如，晶体管等等)及无源组件(电阻器、电感器、电容器等等)。在某些实施例中，集成电路100可包括形成于其有源表面100a上的多个接合垫102及钝化层104。为说明起见，在图1中仅示出一个接合垫102，本专利技术的实施例对於接合垫102的数目并无限制。接合垫102经由位于下方的内连线层电连接至所述有源组件及/或所述无源组件。所述内连线层是集成电路100的一部分，且具有预定图案的接合垫102可被视为所述内连线层的顶部金属层。钝化层104覆盖集成电路100的有源表面100a且包括多个接触开口O2。为说明起见，在图1中仅示出一个接触开口O2，且本专利技术的实施例对於接触开口O2的数目并无限制。接合垫102被钝化层104的接触开口O2暴露出。例如，钝化层104是由未经掺杂硅酸盐玻璃(un-dopedsilicateglass，USG)、氮化硅、氮氧化硅、氧化硅或其组合形成，但并不限於上述材料。如图1中所示，导电端子110的导电接垫112形成于钝化层104上，且导电接垫112经由钝化层104的接触开口O2电连接至集成电路100的接合垫102。在某些实施例中，导电接垫112可为铝垫、铜垫或其他适合的金属垫。例如，介电层114是由聚合物、聚酰亚胺、苯环丁烷(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)或任何其他适合的介电材料形成，但并不限於上述材料。在某些实施例中，钝化层104的材料与介电层114的材料不同。然而，在其他实施例中，根据设计要求，钝化层104的材料与介电层的材料可相同。介电层114的接触开口O1是圆形接触开口，且每一接触开口O1的直径介于例如约8微米至约10微米的范围。两个相邻的接触开口O1之间的间隔介于例如约3微米至约5微米的范围。接触开口O1被导通孔116填充，且介电层114被导通孔116局部地覆盖。被导通孔116占据的圆形区域的直径介于例如约45微米至约50微米的范围。在此实施例中，每一接触开口O1的直径为约10微米，两个相邻的接触开口O1之间的间隔为约3微米，且被导通孔116占据的圆形区域的直径为约50微米。在某些实施例中，导通孔116可包括嵌于介电层114的接触开口O1中的多个第一导电部116a及连接至第一导电部116a的第二导电部116b，且第二导电部116b覆盖第一导电部116a及介电层114。凸出部C1分布于第二导电部116b的顶表面上。如图1中所示，介电层114的接触开口O1沿沉积有介电层114的平面上的两个正交的路径排列。例如，介电层114的接触开口O1沿沉积有介电层114的平面上的水平路径及垂直路径排列。本专利技术的实施例对於接触开口O1的排列并无限制。接触开口O1可均匀地排列本文档来自技高网...

【技术保护点】
一种集成电路上的导电端子，其特征在于，包括：导电接垫，配置于所述集成电路上并电连接至所述集成电路；介电层，覆盖所述集成电路及所述导电接垫，所述介电层包括排列成阵列的多个接触开口，且所述导电接垫被所述接触开口局部地暴露出；以及导通孔，配置于所述介电层上并经由所述接触开口电连接至所述导电接垫，所述导通孔包括排列成阵列的多个凸出部，所述凸出部分布于所述导通孔的顶表面上，且所述凸出部对应于所述接触开口。

【技术特征摘要】
2016.06.27 US 62/354,819;2016.09.25 US 15/275,4601.一种集成电路上的导电端子，其特征在于，包括：导电接垫，配置于所述集成电路上并电连接至所述集成电路；...

【专利技术属性】
技术研发人员：赖昱嘉，余振华，黄章斌，刘重希，杜贤明，郭鸿毅，蔡豪益，梁世纬，刘人瑄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71