半导体器件及其制造方法技术

半导体器件包括衬底，位于衬底的一部分上方的第一导电部件和位于衬底和第一导电部件上方的蚀刻停止层。蚀刻停止层包括含硅介电(SCD)层和位于SCD层上方的含金属介电(MCD)层。半导体器件进一步包括位于蚀刻停止层上方的介电层和位于介电层中的第二导电部件。第二导电部件穿透蚀刻停止层并且电连接至第一导电部件。本发明专利技术的实施例还涉及制造半导体器件的方法。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术的实施例涉及半导体器件及其制造方法。
技术介绍
半导体集成电路(IC)产业已经经历了指数增长。IC材料和设计上的技术进步产生了一代又一代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC发展进程中，功能密度(即单位芯片面积上互连器件的数量)通常增大而几何尺寸(即，使用制造工艺可以创建的最小元件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中有类似的发展。例如，在IC制造中，典型地穿过低k介电层蚀刻导通孔(或插塞孔)以制造用于互连结构的连接。穿过晶圆，导通孔可以非均匀地分布，以及晶圆的一些区域具有密集的导通孔图案并且一些区域具有隔离的通孔图案。这在通孔蚀刻工艺中产生了所谓的“图案负载效应”，导致一些导通孔过蚀刻并且一些导通孔蚀刻不足。为了解决这个问题，传统的方法在低k介电层和下面的层之间沉积硅基蚀刻停止层。理想地，所有导通孔应该接合于硅基蚀刻停止层处。然而，随着半导体工艺不断按比例缩小，在特定情况下这种传统的硅基蚀刻停止层不再足够。例如，在新设计中导线宽度可能具有更宽的范围并且在新工艺中导通孔可能具有更高的高宽比。结果，传统的硅基蚀刻停止层不能有效地防止导通孔的过蚀刻和蚀刻不足问题。期望在这个领域中有所改进。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：衬底；第一导电部件，位于所述衬底的部分上方；蚀刻停止层，位于所述衬底和所述第一导电部件上方，其中，所述蚀刻停止层包括含硅介电(SCD)层和位于所述含硅介电层上方的含金属介电(MCD)层；介电层，位于所述蚀刻停止层上方；以及第二导电部件，位于所述介电层中，其中，所述第二导电部件穿透所述蚀刻停止层并且电连接至所述第一导电部件。本专利技术的另一实施例提供了一种半导体器件，包括：衬底；第一低k介电层，位于所述衬底上方；第一导电部件，位于所述第一低k介电层中；蚀刻停止层，位于所述第一低k介电层上方，其中，所述蚀刻停止层包括含硅介电(SCD)层和位于所述含硅介电层上方的含金属介电(MCD)层，其中，所述含金属介电层包括金属材料的氧化物或所述金属材料的氮化物；第二低k介电层，位于所述蚀刻停止层上方；以及第二导电部件，部分地位于所述第二低k介电层中，其中，所述第二导电部件穿透所述蚀刻停止层并且电连接至所述第一导电部件。本专利技术的又一实施例提供了一种制造半导体器件的方法，包括：提供前体，所述前体具有衬底、位于所述衬底上方的第一介电层和位于所述第一介电层中的第一导电部件；在所述第一介电层上方形成含硅介电(SCD)层；在所述含硅介电层上方形成含金属介电(MCD)层；在所述含金属介电层上方形成第二介电层；以及蚀刻所述第二介电层以形成沟槽，所述沟槽暴露所述含金属介电层。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1是根据本专利技术的各个方面的形成半导体器件的方法的流程图。图2A、图2B、图2C、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B和图8C是根据图1中的方法的实施例在各个制造阶段中的半导体器件的一部分的截面图。图9A、图9B、图9C、图9D、图9E、图9F、图9G是根据图1中的方法的实施例在各个制造阶段中的另一半导体器件的一部分的截面图。图10是图1中的方法的另一实施例的流程图。图11A、图11B、图11C、图11D、图11E、图11F和图11G是根据一些实施例的根据图10中的方法在各个制造阶段中的半导体器件的一部分的截面图。图12是图1中的方法的另一实施例的流程图。图13A、图13B和图13C是根据一些实施例的根据图12中的方法在各个制造阶段中的半导体器件的一部分的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。在各个实施例中的本专利技术一般地涉及半导体器件及其形成方法。更具体地，本专利技术涉及在半导体制造中使用的新的和改进的蚀刻停止层。在本专利技术的实施例中，蚀刻停止层包括含硅介电(SCD)层和位于SCD层上方的含金属介电(MCD)层。SCD层用作防止金属(例如，铜)扩散的阻挡层。它也用作MCD层和SCD层下面的材料(例如，介电材料)之间的气密层。SCD层和MCD层都是电绝缘的(非导电的)。相比于传统的硅基蚀刻停止层，MCD层提供了相对于将要被蚀刻的上面的介电层(例如，低k材料)的更大的蚀刻选择性。因此，新的蚀刻停止层可以比传统的硅基蚀刻停止层更有效地防止导通孔的过蚀刻和蚀刻不足问题。新的蚀刻停止层可用在晶体管源极、漏极和栅极端子的接触件形成中；用于集成电路(IC)的多层互连件的形成中；以及相关领域中的普通技术人员将意识到的其他区域中。新的蚀刻停止层的各个方面在下文中形成用于半导体器件50的示例性源极、漏极和栅极端子以及形成用于半导体器件100、200、300的示例性多层互连结构的背景下讨论。提供的半导体器件50、100、200和300用于说明性的目的并且不必将本专利技术的实施例限制于任何数量的器件、任何数量的区域、或结构或区域的任何配置。此外，半导体器件50、100、200和300的每个可以是在IC处理期间制造的中间器件或中间器件的一部分，其可以包括静态随机存取存储器(SRAM)和/或逻辑电路，诸如电阻器、电容器和电感器的无源组件，和诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管的有源组件，其他存储单元以及它们的组合。图1示出根据本专利技术的各个方面的使用新的蚀刻停止层形成半导体器件50和100的方法10的流程图。图10和图12示出使用新的蚀刻停止层形成半导体器件200和300的方法10的不同实施例。包括各个实施例的方法10仅为实例，并且不旨在限制本专利技术超出权利要求中明确列举的那些。可在方法10之前、期间和之后提供额外的操作，并且对于本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；第一导电部件，位于所述衬底的部分上方；蚀刻停止层，位于所述衬底和所述第一导电部件上方，其中，所述蚀刻停止层包括含硅介电(SCD)层和位于所述含硅介电层上方的含金属介电(MCD)层；介电层，位于所述蚀刻停止层上方；以及第二导电部件，位于所述介电层中，其中，所述第二导电部件穿透所述蚀刻停止层并且电连接至所述第一导电部件。

【技术特征摘要】
2016.06.29 US 15/197,2941.一种半导体器件，包括：衬底；第一导电部件，位于所述衬底的部分上方；蚀刻停止层，位于所述衬底和所述第一导电部件上方，其中，所述蚀刻停止层包括含硅介电(SCD)层和位于所述含硅介电层上方的含金属介电(MCD)层；介电层，位于所述蚀刻停止层上方；以及第二导电部件，位于所述介电层中，其中，所述第二导电部件穿透所述蚀刻停止层并且电连接至所述第一导电部件。2.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层还包括位于所述含金属介电层上方的另一含硅介电层。3.根据权利要求1所述的半导体器件，其中，所述含硅介电层包括硅与氧、碳和氮中的一种。4.根据权利要求1所述的半导体器件，其中，所述含金属介电层包括金属材料的氧化物或所述金属材料的氮化物。5.根据权利要求4所述的半导体器件，其中，所述金属材料包括铝、钽、钛或铪。6.根据权利要求1所述的半导体器件，其中，所述含硅介电层具有从5埃至的范围的厚度并且所述含金属介电层具有从5埃至的范围的厚度。7.根据权利要求1所述的半导体器件，其中，所述第一导电部件是...

【专利技术属性】
技术研发人员：童思频，王仁宏，潘兴强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71