SiGeC应力引入的直接带隙Ge沟道PMOS器件及其制备方法技术

本发明专利技术涉及一种SiGeC应力引入的直接带隙Ge沟道PMOS器件及其制备方法。该制备方法包括：选取单晶Si衬底；生长第一Ge层；生长第二Ge层；连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成栅极；在栅极表面形成栅极保护层；刻蚀所述第二Ge层在所述PMOS栅极位置处形成Ge台阶；采用外延工艺在所述第二Ge层表面生长Si0.24Ge0.73C0.03层；去除所述栅极保护层，利用离子注入工艺形成PMOS源漏极，最终形成PMOS器件。本发明专利技术将直接带隙Ge材料作为PMOS器件的沟道可以提升PMOS器件沟道载流子迁移率，提升电流驱动能力，使PMOS器件具有工作速度高、频率特性好的优点。同时，本发明专利技术所提出的直接带隙Ge PMOS还具有单片光电集成的优势。

【技术实现步骤摘要】
SiGeC应力引入的直接带隙Ge沟道PMOS器件及其制备方法
本专利技术涉及集成电路
，特别涉及一种SiGeC应力引入的直接带隙Ge沟道PMOS器件及其制备方法。
技术介绍
集成电路(IC,IntegratedCircuit)自出现以来便发展迅速，并在各领域得到广泛应用，如今集成电路已经成为电子信息产业的核心。集成电路的发展将对人类社会的发展起着深远的影响。它能在短短的几十年内得到如此迅速的发展，并非偶然，它有着它自身的发展规律——摩尔定律(Moore'slaw)。然而集成电路的快速发展使得很多技术很快不能满足工艺的需求。集成电路集成度的不断提高，特征尺寸的不断减小带来了一系列问题，包括器件物理极限、光刻工艺、互连线的限制等问题，这些问题导致CMOS器件性能下降。CMOS由PMOS和NMOS互补组成，相同宽长比的条件下，PMOS的驱动电流往往比NMOS小很多。一般是增大PMOS器件的宽长比来实现驱动电流的匹配，但这样会使电路的速度和集成度都受到一定影响，降低了电路的整体性能，不能满足集成电路发展的需求，从而限制了集成电路的发展。因此，保持CMOS集成电路的快速发展，如何提升PMOS器件的性能尤为重要。为了延续摩尔定律，新沟道材料、新工艺技术和新集成方式不断涌现。特别的，采用高迁移率材料作为PMOS器件沟道是提升器件速度、性能的有效途径之一。锗(Ge)材料的空穴迁移率为1900cm2/V·s约为Si材料的4倍，因此可将Ge作为沟道材料来提高PMOS的性能。而值得注意的是，Ge为间接带隙半导体，通过改性技术(如应变技术)，其可由间接带隙半导体变为直接带隙半导体。直接带隙Ge半导体价带轻、重空穴带发生分裂，空穴有效质量降低，其空穴迁移率相较Ge半导体空穴迁移率显著增强。因此，若采用直接带隙Ge半导体替换Si半导体作为PMOS器件沟道材料，PMOS器件沟道电流驱动能力大大提高，工作速度高、频率特性好，器件性能将获显著提升。同时，直接带隙Ge复合效率高，涉及光电集成的各重要元件(光源、光调制器、光探测器、电子器件)，甚至均可在同一有源层集成于同一芯片上。因此，直接带隙GePMOS还具有单片光电集成的潜在应用优势。要实现直接带隙GePMOS集成器件的设计与制造，首先需要解决直接带隙Ge材料的问题。目前，国内外直接带隙Ge改性实现方法主要有施加高强度张应力和采用合金化的手段。然而，单纯施加应力作用时所需强度过大，研究表明在双轴张应力达到约2.4GPa时，Ge可以变成直接带隙材料，但目前常规外延技术工艺很难实现2.4GPa的双轴应力，工艺实现难度大。如Si衬底上直接外延Ge，退火后再利用Si与Ge不同的膨胀系数，可使Ge外延层获得0.3％的拉伸应变，但仍无法使Ge转化为直接带隙半导体材料，还需要配合重掺杂才能实现准直接带隙Ge。同时，如果采用特殊结构形成直接带隙Ge材料还面临如何基于直接带隙Ge形成PMOS器件的问题。
技术实现思路
因此，为解决现有技术存在的技术缺陷和不足，本专利技术提出一种SiGeC应力引入的直接带隙Ge沟道PMOS器件及其制备方法。具体地，本专利技术一个实施例提出的一种SiGeC应力引入的直接带隙Ge沟道PMOS器件的制备方法，包括：S101、选取单晶Si衬底；S102、在275℃～325℃下在所述单晶Si衬底上外延生长厚度为50nm第一Ge层，以避免晶体质量损失；S103、在500℃～600℃下，在所述第一Ge层上生长厚度为900～950nm的第二Ge层；S104、在750℃～850℃下，在H2气氛中退火10～15分钟；S105、在75℃的H2O2溶液中，浸入时间为10分钟，在所述第二Ge层表面形成GeO2钝化层；S106、利用原子层淀积工艺生长厚度为2～4nm的HfO2材料作为栅介质层；S107、采用反应溅射系统工艺，在750℃～850℃下生长厚度为100～110nmTaN材料作为栅极层；S108、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成PMOS栅极；S109、在所述第二Ge层和所述PMOS栅极表面淀积厚度为10～20nm的SiO2材料；S110、利用CVD工艺在所述SiO2材料表面淀积厚度为20～30nm的Si3N4材料；S111、采用选择性刻蚀工艺刻蚀除所述PMOS栅极顶部及侧墙处所以外的SiO2材料和Si3N4材料，在所述PMOS栅极表面形成栅极保护层；S112、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述PMOS栅极表面的光刻胶；S113、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成Ge台阶；S114、去除表面光刻胶；S115、在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积工艺在所述Ge台阶周围生长厚度为20nm的Si0.24Ge0.73C0.03材料；S116、在所述Si0.24Ge0.73C0.03材料表面异于所述PMOS栅极位置处利用离子注入工艺注入BF2+形成PMOS源漏区；S117、利用湿法刻蚀工艺去除所述栅极保护层；S118、利用CVD工艺淀积厚度为20～30nm的BPSG以形成介质层；S119、采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔；S120、利用电子束蒸发工艺淀积厚度为10～20nm金属W，形成PMOS源漏接触；S121、利用选择性刻蚀工艺刻蚀掉指定区域的金属W，形成源漏区电极，最终形成所述SiGeC应力引入的直接带隙Ge沟道PMOS器件。本专利技术另一个实施例提出的一种SiGeC应力引入的直接带隙Ge沟道PMOS器件，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.73C0.03层、GeO2钝化层、HfO2栅介质层、TaN栅极层；其中，所述SiGeC应力引入的直接带隙Ge沟道PMOS器件由上述实施例所述的方法制备形成。本专利技术另一个实施例提出的一种SiGeC应力引入的直接带隙Ge沟道PMOS器件的制备方法，包括：选取单晶Si衬底；在第一温度下，在所述Ge衬底表面生长第一Ge层；在第二温度下，在所述第一Ge层表面生长第二Ge层；在所述第二Ge层表面连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成PMOS栅极；在所述PMOS栅极表面形成栅极保护层；刻蚀所述第二Ge层在所述PMOS栅极位置处形成Ge台阶；采用外延工艺在所述第二Ge层表面生长Si0.24Ge0.73C0.03层；去除所述栅极保护层，利用离子注入工艺形成PMOS源漏极；在所述PMOS源漏极表面淀积金属形成接触区，以最终形成所述SiGeC应力引入的直接带隙Ge沟道PMOS器件。在专利技术的一个实施例中，所述第一温度小于所述第二温度。在专利技术的一个实施例中，所述第一温度的范围为275℃～325℃；所述第二温度的范围为500℃～600℃。在本专利技术的一个实施例中，在所述第二Ge层表面连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成PMOS栅极，包括：将所述第二Ge层表面浸入H2O2溶液中形成GeO2钝化层；利用原子层淀积工艺生长HfO2材料作为栅介质层；采用反应溅射系统工艺生长TaN材料作为栅极层；利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、本文档来自技高网...

【技术保护点】
一种SiGeC应力引入的直接带隙Ge沟道PMOS器件的制备方法，其特征在于，包括：S101、选取单晶Si衬底；S102、在275℃～325℃下在所述单晶Si衬底上外延生长厚度为50nm第一Ge层，以避免晶体质量损失；S103、在500℃～600℃下，在所述第一Ge层上生长厚度为900～950nm的第二Ge层；S104、在750℃～850℃下，在H2气氛中退火10～15分钟；S105、在75℃的H2O2溶液中，浸入时间为10分钟，在所述第二Ge层表面形成GeO2钝化层；S106、利用原子层淀积工艺生长厚度为2～4nm的HfO2材料作为栅介质层；S107、采用反应溅射系统工艺，在750℃～850℃下生长厚度为100～110nm TaN材料作为栅极层；S108、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成PMOS栅极；S109、在所述第二Ge层和所述PMOS栅极表面淀积厚度为10～20nm的SiO2材料；S110、利用CVD工艺在所述SiO2材料表面淀积厚度为20～30nm的Si3N4材料；S111、采用选择性刻蚀工艺刻蚀除所述PMOS栅极顶部及侧墙处所以外的SiO2材料和Si3N4材料，在所述PMOS栅极表面形成栅极保护层；S112、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述PMOS栅极表面的光刻胶；S113、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成Ge台阶；S114、去除表面光刻胶；S115、在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积工艺在所述Ge台阶周围生长厚度为20nm的Si0.24Ge0.73C0.03材料；S116、在所述Si0.24Ge0.73C0.03材料表面异于所述PMOS栅极位置处利用离子注入工艺注入BF2...

【技术特征摘要】
1.一种SiGeC应力引入的直接带隙Ge沟道PMOS器件的制备方法，其特征在于，包括：S101、选取单晶Si衬底；S102、在275℃～325℃下在所述单晶Si衬底上外延生长厚度为50nm第一Ge层，以避免晶体质量损失；S103、在500℃～600℃下，在所述第一Ge层上生长厚度为900～950nm的第二Ge层；S104、在750℃～850℃下，在H2气氛中退火10～15分钟；S105、在75℃的H2O2溶液中，浸入时间为10分钟，在所述第二Ge层表面形成GeO2钝化层；S106、利用原子层淀积工艺生长厚度为2～4nm的HfO2材料作为栅介质层；S107、采用反应溅射系统工艺，在750℃～850℃下生长厚度为100～110nmTaN材料作为栅极层；S108、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成PMOS栅极；S109、在所述第二Ge层和所述PMOS栅极表面淀积厚度为10～20nm的SiO2材料；S110、利用CVD工艺在所述SiO2材料表面淀积厚度为20～30nm的Si3N4材料；S111、采用选择性刻蚀工艺刻蚀除所述PMOS栅极顶部及侧墙处所以外的SiO2材料和Si3N4材料，在所述PMOS栅极表面形成栅极保护层；S112、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述PMOS栅极表面的光刻胶；S113、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成Ge台阶；S114、去除表面光刻胶；S115、在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积工艺在所述Ge台阶周围生长厚度为20nm的Si0.24Ge0.73C0.03材料；S116、在所述Si0.24Ge0.73C0.03材料表面异于所述PMOS栅极位置处利用离子注入工艺注入BF2+形成PMOS源漏区；S117、利用湿法刻蚀工艺去除所述栅极保护层；S118、利用CVD工艺淀积厚度为20～30nm的BPSG以形成介质层；S119、采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔；S120、利用电子束蒸发工艺淀积厚度为10～20nm金属W，形成PMOS源漏接触；S121、利用选择性刻蚀工艺刻蚀掉指定区域的金属W，形成源漏区电极，最终形成所述SiGeC应力引入的直接带隙Ge沟道PMOS器件。2.一种SiGeC应力引入的直接带隙Ge沟道PMOS器件，其特征在于，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.73C0.03层、GeO2钝化层、HfO2栅介质层、TaN栅极层；其中，所述SiGeC应力引入的直接带隙Ge沟道PMOS器件由权利要求1所述的方法制备形成。3.一种SiGeC应力引入的直接带隙Ge沟道PMOS器件的制备方法，其特征在于，包括：...

【专利技术属性】
技术研发人员：魏青，宋建军，刘伟峰，胡辉勇，宣荣喜，张鹤鸣，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61