半导体存储器装置及其操作方法制造方法及图纸

半导体存储器装置及其操作方法。本公开涉及一种操作包括共享一条块字线的至少两个存储器块的半导体存储器装置的方法。该方法包括以下步骤：将擦除电压施加至共同地联接至所述存储器块的源极线，所述存储器块中的一个是被选存储器块；以及当擦除电压被施加至源极线时，将第一电压施加至块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，第一电压高于使联接至块字线的通道晶体管导通的导通电压，并且其中，第三电压根据第一电压的电平将包括在未选存储器块中的局部字线浮置。

【技术实现步骤摘要】
半导体存储器装置及其操作方法
本专利技术的各种实施方式总体上涉及电子装置，更具体地讲，涉及一种半导体存储器装置及其操作方法。
技术介绍
存储器系统已被广泛用作诸如计算机、数字相机、MP3播放器和智能电话的数字装置的数据存储装置。存储器系统可包括存储数据的半导体存储器装置以及控制存储器装置的控制器。数字装置可作为存储器系统的主机来操作，并且控制器可在主机和半导体存储器装置之间传送命令和数据。半导体存储器装置是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体具体实现的存储器装置。半导体存储器装置被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置在断电时丢失所存储的数据。易失性存储器装置的示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器装置保持所存储的数据，而与通电/断电条件无关。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪速存储器被分类为NOR型存储器和NAND型存储器。
技术实现思路
各种实施方式涉及一种具有增大的擦除速度的半导体存储器装置及其操作方法。根据实施方式，一种操作包括共享一条块字线的至少两个存储器块的半导体存储器装置的方法可包括以下步骤：将擦除电压施加至共同地联接至所述存储器块的源极线，所述存储器块中的一个是被选存储器块；以及当擦除电压被施加至源极线时，将第一电压施加至块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，第一电压高于使联接至块字线的通道晶体管导通的导通电压，并且其中，第三电压根据第一电压的电平将包括在未选存储器块中的局部字线浮置。根据实施方式，一种半导体存储器装置可包括：共享一条块字线的至少两个存储器块；外围电路，其被配置为对所述存储器块中的被选存储器块执行擦除操作；以及控制电路，其被配置为控制所述外围电路以在擦除电压被施加至共同地联接至所述存储器块的源极线时，将第一电压施加至块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，第一电压高于使联接至块字线的通道晶体管导通的导通电压，并且其中，第三电压根据第一电压的电平将包括在所述未选存储器块中的局部字线浮置。根据实施方式，一种半导体存储器装置可包括：地址解码器，其包括多个块解码器；以及至少两个存储器块，其中的一个是与块解码器中的一个对应的被选存储器块，其中，当擦除电压被施加至共同地联接至所述存储器块的源极线时，地址解码器将第一电压施加至作为块解码器的输出线的块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，第一电压高于使联接至块字线的通道晶体管导通的导通电压，并且其中，第三电压根据第一电压的电平将包括在所述未选存储器块中的局部字线浮置。根据实施方式，一种半导体存储器装置可包括：存储器单元阵列，其包括共享一条块字线的至少两个存储器块以及通过位线联接至存储器块的传送块；外围电路，其适用于对存储器块中的被选存储器块执行擦除操作；以及控制电路，其适用于控制外围电路以在擦除电压被施加至共同地联接至存储器块的源极线时，将第一正电压施加至所述块字线以及与传送块对应的块字线，并且将高于第一正电压的第二正电压施加至存储器块中的未选存储器块的全局字线，其中，第一正电压具有使联接至存储器块的块字线以及与传送块对应的块字线的通道晶体管导通的电平。根据实施方式，一种半导体存储器装置可包括：存储器单元阵列，其包括共享一条块字线的至少两个存储器块；传送块，其通过位线联接至存储器块；外围电路，其适用于对存储器块中的被选存储器块执行擦除操作；以及控制电路，其适用于控制外围电路以在擦除电压被施加至共同地联接至存储器块的源极线时，将第一正电压施加至所述块字线以及与传送块对应的块字线，将高于第一正电压的第二正电压施加至存储器块中的未选存储器块的全局字线，并且将导通电压施加至包括在传送块中的开关晶体管的栅极以使开关晶体管导通，其中，第一正电压具有使联接至存储器块的块字线以及与传送块对应的块字线的通道晶体管导通的电平。附图说明图1是示出存储器系统的配置的框图；图2是示出图1所示的半导体存储器装置的结构的框图；图3是示出图2所示的地址解码器的结构的框图；图4是示出图2所示的存储器单元阵列的实施方式的示图；图5是示出图2所示的存储器单元阵列的另一实施方式的示图；图6是示出半导体存储器装置的擦除操作的示图；图7是示出在半导体存储器装置的擦除操作期间施加的电压的示图；图8是示出在半导体存储器装置的擦除操作期间存储器块的操作的示图；图9是示出根据实施方式的擦除方法的示图；图10是示出另一实施方式的示图；图11是示出根据另一实施方式的擦除方法的示图；图12是示出根据另一实施方式的擦除方法的示图；图13是示出根据另一实施方式的擦除方法的示图；图14是示出根据另一实施方式的擦除方法的示图；图15是示出根据实施方式的半导体存储器装置的操作的流程图；图16是示出用于实现图1所示的控制器的实施方式的框图；图17是示出包括图16所示的控制器的存储器系统的应用示例的框图；以及图18是示出包括参照图17描述的存储器系统的计算系统的框图。具体实施方式以下，根据本说明书所公开的概念的实施方式的示例的具体结构或功能描述仅被例示以描述根据所述概念的实施方式的示例，根据所述概念的实施方式的示例可按照各种形式来实现，但是所述描述不限于本说明书中所描述的实施方式的示例。可对根据所述概念的实施方式的示例应用各种修改和改变以使得实施方式的示例将在附图中示出并在说明书中描述。然而，根据所述概念的实施方式的示例不限于特定实施方式，而是包括本公开的精神和技术范围内所包括的所有改变、等同物或另选形式。诸如第一或第二的术语可用于描述各种组件，但是组件不受上述术语限制。上述术语用于将一个组件与其它组件相区分，例如，在不脱离根据本公开的概念的范围的情况下，第一组件可被称作第二组件，类似地，第二组件可被称作第一组件。应该理解，当描述元件“联接”或“连接”至另一元件时，该元件可直接联接或直接连接至所述另一元件，或者通过第三元件联接或连接至所述另一元件。相反，应该理解，当元件被称作“直接连接至”或“直接联接至”另一元件时，二者间没有另一元件。描述组件之间的关系的其它表达(即，“在……之间”和“直接在……之间”或“与……相邻”和“直接与……相邻”需要按照相同的方式解释。本说明书中所使用的术语仅用于描述实施方式的特定示例，并非旨在限制本公开。如果上下文中不存在清楚的相反含义，则单数形式可包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在说明书中所描述的特征、数量、步骤、操作、组件、部分或其组合，但是不预先排除存在或增加一个或更多个其它特征、数量、步骤、操作、组件、部分或其组合的可能性。如果没有相反地定义，则本文所使用的所有术语(包括技术或科学术语)具有与本领域普通技术人员通常理解的含义相同的含义。如果没有在本说明书中清楚地定义本文档来自技高网...

【技术保护点】
一种用于操作半导体存储器装置的方法，该半导体存储器装置包括共享一条块字线的至少两个存储器块，该方法包括以下步骤：将擦除电压施加至共同地联接至所述存储器块的源极线，所述存储器块中的一个是被选存储器块；以及当所述擦除电压被施加至所述源极线时，将第一电压施加至所述块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，所述第一电压高于使联接至所述块字线的通道晶体管导通的导通电压，并且其中，所述第三电压根据所述第一电压的电平将包括在所述未选存储器块中的局部字线浮置。

【技术特征摘要】
2016.06.24 KR 10-2016-0079603;2016.09.26 KR 10-2011.一种用于操作半导体存储器装置的方法，该半导体存储器装置包括共享一条块字线的至少两个存储器块，该方法包括以下步骤：将擦除电压施加至共同地联接至所述存储器块的源极线，所述存储器块中的一个是被选存储器块；以及当所述擦除电压被施加至所述源极线时，将第一电压施加至所述块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，所述第一电压高于使联接至所述块字线的通道晶体管导通的导通电压，并且其中，所述第三电压根据所述第一电压的电平将包括在所述未选存储器块中的局部字线浮置。2.根据权利要求1所述的方法，该方法还包括以下步骤：将低于所述第一电压的第二电压施加至所述块字线，并且当经过预定时间时，根据所述第二电压将第四电压施加至所述全局字线以将包括在所述未选存储器块中的所述局部字线浮置。3.根据权利要求2所述的方法，其中，所述第二电压具有使联接至所述块字线的所述通道晶体管导通的电平。4.根据权利要求2所述的方法，其中，所述第一电压比所述第二电压高预定电压电平。5.根据权利要求2所述的方法，其中，所述第四电压低于所述第三电压。6.根据权利要求4所述的方法，其中，所述第四电压比所述第三电压低所述预定电压电平。7.根据权利要求1所述的方法，该方法还包括以下步骤：在将所述第三电压施加至所述未选存储器块的所述全局字线的同时，将所述第三电压施加至所述未选存储器块的源极选择线和漏极选择线。8.一种半导体存储器装置，该半导体存储器装置包括：共享一条块字线的至少两个存储器块；外围电路，该外围电路适用于对所述存储器块中的被选存储器块执行擦除操作；以及控制电路，该控制电路适用于控制所述外围电路以在擦除电压被施加至共同地联接至所述存储器块的源极线时，将第一电压施加至所述块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，所述第一电压高于使联接至所述块字线的通道晶体管导通的导通电压，并且其中，所述第三电压根据所述第一电压的电平将包括在所述未选存储器块中的局部字线浮置。9.根据权利要求8所述的半导体存储器装置，其中，所述控制电路还控制所述外围电路以将低于所述...

【专利技术属性】
技术研发人员：李熙烈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR