半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包括第1存储单元(MT)、连接于第1存储单元的第1位线(BL)、及连接于第1位线(BL)的第1读出放大器(SAU)。第1读出放大器(SAU)包含：第1节点(SEN)，根据第1存储单元(MT)的数据向第1位线(BL)传输电荷；第1电容元件(27)，连接于第1节点(SEN)；及第1静态锁存电路(SCU)，连接于第1节点(SEN)，保存第1节点的数据。

Semiconductor storage device

The method of implementation of the present invention provides a semiconductor storage device that can improve the reliability. The semiconductor memory device for implementation includes first storage units (MT), first bit lines connected to the first storage unit (BL), and first read out amplifiers (SAU) connected to first bit lines (BL). The first sense amplifier (SAU) includes first nodes (SEN), according to the first storage unit (MT) data to the first bit line (BL) transmission charge; first capacitor element (27), connected to the first node (SEN); and 1 static latch circuit (SCU), connected to the first node (SEN), save first node data.

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2016-120976号(申请日：2016年6月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有NAND(NotAnd，与非)型闪速存储器。
技术实现思路
本专利技术的实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包括第1存储单元、连接于第1存储单元的第1位线、及连接于第1位线的第1读出放大器。第1读出放大器包含：第1节点，根据第1存储单元的数据向第1位线传输电荷；第1电容元件，连接于第1节点；及第1静态锁存电路，连接于第1节点，保存第1节点的数据。附图说明图1是第1实施方式的半导体存储装置的框图。图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。图3是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。图4是第1实施方式的半导体存储装置所具备的读出放大器及数据锁存器的框图。图5是第1实施方式的半导体存储装置所具备的读出放大器单元的电路图。图6是表示第1实施方式的半导体存储装置所具备的读出放大器单元的一部分的俯视图。图7是沿着图6的Ⅰ-Ⅰ线的剖视图。图8是沿着图6的Ⅱ-Ⅱ线的剖视图。图9是第1实施方式的半导体存储装置所具备的存储单元阵列及读出放大器单元中所包含的电容元件的剖视图。图10(a)及(b)是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。图11是表示第1实施方式的半导体存储装置的写入动作的流程图。图12是表示第1实施方式的半导体存储装置的编程中各配线的电位的时序图。图13是表示第1实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。图14是表示第1实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。图15是第2实施方式的半导体存储装置所具备的读出放大器单元的电路图。图16是表示第2实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。图17是表示第2实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。图18是第3实施方式的半导体存储装置所具备的读出放大器及数据锁存器的框图。图19是第3实施方式的半导体存储装置所具备的读出放大器的框图。图20是第3实施方式的半导体存储装置所具备的读出放大器单元及连接电路的电路图。图21是表示在第3实施方式的半导体存储装置所具备的读出放大器中将节点SEN的保存数据反转时读出放大器的各配线的电位的时序图。图22是表示第3实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。图23是表示第3实施方式的半导体存储装置的验证中读出放大器的各配线的电位的时序图。图24是第4实施方式的半导体存储装置所具备的读出放大器单元及连接电路的电路图。具体实施方式以下，参照附图对实施方式进行说明。在该说明时，遍及全部附图，对共通的部分标注共通的参照符号。1.第1实施方式对第1实施方式的半导体存储装置进行说明。以下作为半导体存储装置，列举将存储单元晶体管三维配置在半导体衬底上而形成的三维积层型NAND型闪速存储器为例来进行说明。1.1关于构成1.1.1关于半导体存储装置的整体构成首先，使用图1对半导体存储装置的整体构成进行说明。如图示般，NAND型闪速存储器1包含控制电路2、电压产生电路3、行解码器4、读出放大器5、数据锁存器6、及存储单元阵列7。存储单元阵列7具备多个块BLK(BLK0、BLK1、BLK2、…)，所述块包含与行及列相对应的非易失性的存储单元晶体管。各个块BLK例如包含4个串单元SU(SU0～SU3)。而且各个串单元SU包含多个NAND串8。存储单元阵列7内的块数及块内的串单元数任意。关于存储单元阵列7的详细情况将在下文叙述。行解码器4对行地址进行解码，并基于该解码结果，而选择任一块BLK，进而选择任一串单元SU。然后，将所需的电压输出到块BLK。行地址例如是由控制NAND型闪速存储器1的外部控制器所提供。读出放大器5在数据的读出动作时，感测从存储单元阵列7读出的数据。然后，将读出数据输出到控制器。在数据的写入动作时，将从外部控制器接收到的写入数据传输到存储单元阵列7。数据锁存器6在数据的读出时，暂时保存通过读出放大器5而感测到的数据，并将所述数据经由未图示的输入输出电路而传输到外部控制器或主机机器。而且在数据的写入时，暂时保存经由输入输出电路而从外部控制器或主机机器输入的写入数据，并将所述数据传输到读出放大器5。控制电路2控制NAND型闪速存储器1整体的动作。电压产生电路3根据控制电路2的控制，而产生数据的写入、读出、及删除所需的电压，并将该产生的电压施加于行解码器4及读出放大器5等。行解码器4及读出放大器5将从电压产生电路3供给的电压施加于存储单元晶体管。1.1.2关于块BLK的构成接下来，使用图2对所述块BLK的构成进行说明。如上所述，块BLK例如包含4个串单元SU，且各个串单元SU包含多个NAND串8。如图示般，NAND串8各自包含例如8个存储单元晶体管MT(MT0～MT7)、以及选择晶体管ST1及ST2。存储单元晶体管MT具备控制栅极及电荷累积层，非易失性地保存数据。而且存储单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。串单元SU0～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。与此相对地串单元SU0～SU3各自的选择晶体管ST2的栅极例如共通连接于选择栅极线SGS。当然，也可以为每个串单元SU逐一连接于不同的选择栅极线SGS0～SGS3。而且，位于同一块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。而且，位于串单元SU内的各NAND串8的选择晶体管ST1的漏极分别连接于不同的位线BL(BL0～BL(N－1)，其中N为2以上的自然数)。而且，位线BL在多个块BLK间将位于各串单元SU内的1个NAND串8共通连接。进而，多个选择晶体管ST2的源极共通连接于源极线SL。即，串单元SU是连接于不同的位线BL且连接于同一选择栅极线SGD的NAND串8的集合体。而且，块BLK是字线WL共通的多个串单元SU的集合体。而且，存储单元阵列7是位线BL共通的多个块BLK的集合体。数据的写入及读出是针对任一块BLK中的连接于任一字线WL的存储单元晶体管MT而统括地进行。将其单位称为“页”。图3是块BLK的一部分区域的剖视图。如图示般，在半导体衬底100的表面区域设置着n型阱区域101，在n型阱区域101的表面区域设置着p型阱区域102。而且，在p型阱区域102上，形成有多个NAND串8。即，在p型阱区域102上，依次积层有作为选择栅极线SGS而发挥功能的例如4层配线层111、作为字线WL0～WL7而发挥功能的8层配线层112、及作为选择栅极线SGD而发挥功能的例如4层配线层113。在积层形成的配线层间，形成有未图示的绝缘膜。而且，形成有贯通这些配线层113、112、及111而到达p型阱区域102的柱状的导电体114。在导电体114的侧面，依次形成有栅极绝缘膜115、电荷累积层(绝缘膜或导电膜)116、及块绝缘本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于包括：第1存储单元；第1位线，连接于所述第1存储单元；及第1读出放大器，连接于所述第1位线；且所述第1读出放大器包含：第1节点，根据所述第1存储单元的数据向所述第1位线传输电荷；第1电容元件，连接于所述第1节点；及第1静态锁存电路，连接于所述第1节点，保存所述第1节点的数据。

【技术特征摘要】
2016.06.17 JP 2016-1209761.一种半导体存储装置，其特征在于包括：第1存储单元；第1位线，连接于所述第1存储单元；及第1读出放大器，连接于所述第1位线；且所述第1读出放大器包含：第1节点，根据所述第1存储单元的数据向所述第1位线传输电荷；第1电容元件，连接于所述第1节点；及第1静态锁存电路，连接于所述第1节点，保存所述第1节点的数据。2.根据权利要求1所述的半导体存储装置，其特征在于：所述第1静态锁存电路包含构成第1反相器且串联连接的第1PMOS晶体管及第1NMOS晶体管、以及构成第2反相器且串联连接的第2PMOS晶体管及第2NMOS晶体管，且所述第1节点连接于所述第1反相器的输入及所述第2反相器的输出，所述第1反相器的输出连接于所述第2反相器的输入。3.根据权利要求2所述的半导体存储装置，其特征在于：还包含控制器，所述控制器能够对所述第1PMOS晶体管的背栅极施加比源极及栅极的电压高的第1电压。4.根据权利要求2所述的半导体存储装置，其特征在于：在给所述第1节点充电时，对所述第1PMOS晶体管的所述源极、及所述第2PMOS晶体管的源极施加第2电压，且在读出时，对所述第1及第2PMOS晶体管的所述源极施加低于所述第2电压的第3电压。5.根据权利要求2所述的半导体存储装置，其特征在于：所述第1读出放大器还包含将所述第2PMOS晶体管与所述第2NMOS晶体管连接的第3NMOS晶体管。6.根据权利要求1至5中任一项所述的半导体存储装置，其特征在于：所述第1读出放大器还包含连接于所述第1节点的动态锁存电路。7.根据权利要求6所述的半导体存储装置，其特征在于：所述动态锁存电路包含：第4NMOS晶体管，漏极连接于所述第1节点，源极接地，栅极连接于所述第2反相器的所述...

【专利技术属性】
技术研发人员：鎌田义彦，出口阳子，児玉择洋，小林司，酒向万里生，柳平康辅，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP