半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种半导体存储装置，能够将字线的充放电提速而快速地将字线设定为所期望的电压。实施方式的半导体存储装置具备连接于存储单元的字线(WL)以及对字线(WL)施加电压的驱动器(114)。驱动器(114)在使具有第1电压的字线(WL)转变为第2电压的情况下，对字线(WL)施加比所述第2电压高第3电压的电压或比所述第2电压低第3电压的电压中的任一第4电压，所述第3电压根据所述第1电压与所述第2电压的电压差变化。

Semiconductor storage device

The method of implementation of the invention provides a semiconductor storage device that can speed up the charge and discharge of a word line and quickly set the word line as the desired voltage. A semiconductor storage device implemented in a manner is equipped with a word line (WL) connected to a storage unit and a driver (114) that applies a voltage to a word line (WL). Drive (114) in the word line has first voltage (WL) into second voltage, applied to a word line (WL) than the second voltage high voltage 3 voltage or voltage than any fourth of the second low voltage third voltage of the third voltage according to the voltage the first voltage and the second voltage difference.

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2016-108783号(申请日：2016年5月31日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有NAND(NotAND，与非)型闪存。
技术实现思路
本专利技术的实施方式提供一种半导体存储装置，能够将字线的充放电提速而快速地将字线设定为所期望的电压。实施方式的半导体存储装置具备连接于存储单元的字线以及对所述字线施加电压的驱动器，所述驱动器在使具有第1电压的所述字线转变为第2电压的情况下，对所述字线施加比所述第2电压高第3电压的电压或比所述第2电压低第3电压的电压中的任一第4电压，所述第3电压根据所述第1电压与所述第2电压的电压差变化。附图说明图1是表示实施方式的半导体存储装置与包含该半导体存储装置的存储器系统的构成的框图。图2是表示实施方式的半导体存储装置的整体构成的框图。图3是实施方式的半导体存储装置中的区块的电路图。图4是实施方式的半导体存储装置中的存储单元阵列的剖视图。图5是表示实施方式的半导体存储装置中的存储单元晶体管能够获取的数据及阈值分布的图。图6是表示实施方式的半导体存储装置中的其他存储单元晶体管能够获取的数据及阈值分布的图。图7是表示实施方式的半导体存储装置中的驱动器的构成的图。图8(a)及(b)是表示第1实施方式的半导体存储装置中的字线电压的转变动作的图。图9(a)及(b)是表示第1实施方式的半导体存储装置中的其他字线电压的转变动作的图。图10是表示第1实施方式的半导体存储装置的读取时的字线充电动作的第1例的图。图11是表示第1实施方式的半导体存储装置的编程验证时的字线充电动作的第1例的图。图12是表示第1实施方式的半导体存储装置的读取时的字线充电动作的第2例的图。图13是表示第1实施方式的半导体存储装置的读取时的字线充电动作的第3例的图。图14是表示第1实施方式的半导体存储装置的读取时的字线充电动作的第4例的图。图15是表示第1实施方式的半导体存储装置的编程验证时的字线充电动作的第2例的图。图16是表示第1实施方式的半导体存储装置中的字线的电流路径的一例的俯视图。图17是表示第1实施方式的半导体存储装置中的字线的电流路径的其他例的俯视图。图18(a)及(b)是表示第2实施方式的半导体存储装置中的字线电压的转变动作的图。图19(a)及(b)是表示第2实施方式的半导体存储装置中的其他字线电压的转变动作的图。图20是表示第2实施方式的半导体存储装置的读取时的字线充电动作的第1例的图。图21是表示第2实施方式的半导体存储装置的编程验证时的字线充电动作的第1例的图。图22是表示第2实施方式的半导体存储装置的读取时的字线充电动作的第2例的图。图23是表示第2实施方式的半导体存储装置的读取时的字线充电动作的第3例的图。图24是表示第2实施方式的半导体存储装置的读取时的字线充电动作的第4例的图。图25是表示第2实施方式的半导体存储装置的编程验证时的字线充电动作的第2例的图。具体实施方式以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同功能及构成的构成要素标注共通的参照符号。此处，作为半导体存储装置，列举在半导体衬底上方积层存储单元晶体管而成的三维积层型的NAND型闪存为例进行说明。[第1实施方式]以下，对本实施方式的半导体存储装置与包含该半导体存储装置的存储器系统进行说明。1.存储器系统的构成首先，利用图1对存储器系统的构成进行说明。如图1所示，存储器系统10具备半导体存储装置、例如NAND型闪存100及控制器200。NAND型闪存100具备多个存储单元，将数据非易失地存储。关于NAND型闪存100的构成，将在下文进行叙述。控制器200通过NAND总线而连接于NAND型闪存100，并通过主机总线而连接于外部的主机装置300。控制器200控制NAND型闪存100，且响应从主机装置300接收到的命令而对NAND型闪存100命令读出、写入及删除等。NAND总线进行按照NAND接口的信号的收发。作为这些信号，使用例如芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号/RE及写入保护信号/WP。芯片使能信号/CE是用来使NAND型闪存100成为使能的信号。指令锁存使能信号CLE及地址锁存使能信号ALE分别为向NAND型闪存100通知输入信号为指令或地址信号的信号。写入使能信号/WE及读出使能信号/RE分别为对NAND型闪存100指示例如基于输入输出信号I/O1～I/O8的信号的输入及输出的信号。写入保护信号/WP是用来在例如电源的接通断开时将NAND型闪存100设为保护状态的信号。就绪/忙碌信号RY/(/BY)是向控制器200通知NAND型闪存100为就绪状态(受理来自控制器200的命令的状态)还是忙碌状态(不受理来自控制器200的命令的状态)的信号。例如，就绪/忙碌信号RY/(/BY)在NAND型闪存100为数据读出等动作中设为“L”电平(忙碌状态)，当这些动作完成时设为“H”电平(就绪状态)。输入输出信号I/O为例如8比特的信号。输入输出信号I/O是在NAND型闪存100与控制器200之间被收发的数据，为指令、地址、写入数据、读出数据及NAND型闪存100的状态信息等。2.半导体存储装置的整体构成利用图2，对本实施方式的NAND型闪存100的整体构成进行说明。如图所示，NAND型闪存100具备存储器部110及周边电路120。存储器部110具备存储单元阵列111、行解码器112、读出放大器113及驱动器114。存储单元阵列111具备多个非易失性存储单元晶体管的集合即多个区块BLK0、BLK1、…。以下，记作区块BLK时，表示各区块BLK0、BLK1、…。区块BLK为例如数据的删除单位，同一区块BLK内的数据被一次性删除。此外，存储单元阵列111内的区块数为任意。区块BLK包含多个串单元SU0、SU1、SU2、SU3、…。各串单元包含多个NAND串116。关于区块BLK内的构成，将在下文进行叙述。行解码器112是在例如写入及读出数据时，将区块BLK的地址或页的地址解码，选择与成为写入及读出的对象的页对应的字线。另外，行解码器112对选择字线WL、非选择字线WL、选择栅极线SGD及SGS传输恰当的电压。读出放大器113在读出数据时，将从存储单元晶体管MT读出至位线BL的数据读出(sense)并放大。另外，在写入数据时，将写入数据传输至存储单元晶体管MT。从存储单元阵列111读出数据以及对存储单元阵列111写入数据是以页为单位进行。驱动器114将数据的写入、读出及删除所需的电压输出至行解码器112、读出放大器113及源极线SL。行解码器112及读出放大器113将从驱动器114供给的电压传输至存储单元晶体管MT。周边电路120具备定序器121、逻辑电路122、寄存器123及电压产生电路124。定序器121控制NAND型闪存100整体的动作。逻辑电路122存储控制NAND型闪存100的动作所需的各种信息。例如，在逻辑电路122存储着下述辅助电压及辅助期间。关于辅助电压及辅助期间，将在下文详细进行本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于具备：字线，连接于存储单元；以及驱动器，对所述字线施加电压；且所述驱动器在使具有第1电压的所述字线转变为第2电压的情况下，对所述字线施加比所述第2电压高第3电压的电压或比所述第2电压低第3电压的电压中的任一第4电压，所述第3电压根据所述第1电压与所述第2电压的电压差变化。

【技术特征摘要】
2016.05.31 JP 2016-1087831.一种半导体存储装置，其特征在于具备：字线，连接于存储单元；以及驱动器，对所述字线施加电压；且所述驱动器在使具有第1电压的所述字线转变为第2电压的情况下，对所述字线施加比所述第2电压高第3电压的电压或比所述第2电压低第3电压的电压中的任一第4电压，所述第3电压根据所述第1电压与所述第2电压的电压差变化。2.根据权利要求1所述的半导体存储装置，其特征在于：所述第3电压为所述电压差的1/2或1/4、1/8的任一电压。3.一种半导体存储装置，其特征在于具备：字线，连接于存储单元；以及驱动器，对所述字线施加电压；且所述驱动器在使具有第1电压的所述字线转变为第2电压的情况下，在根据所述第1电压与所...

【专利技术属性】
技术研发人员：伊达浩己，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP