三维电感器结构以及包括其的堆叠半导体器件制造技术

一种三维(3D)电感器结构包括：第一半导体管芯，其包括第一导电图案以及与第一导电图案间隔开的第二导电图案；堆叠在第一半导体管芯上的第二半导体管芯，第二半导体管芯包括第三导电图案、与第三导电图案间隔开的第四导电图案、穿透第二半导体管芯并将第一导电图案与第三导电图案电连接的第一穿通衬底通路(TSV)、以及穿透第二半导体管芯并将第二导电图案与第四导电图案电连接的第二TSV；以及第一导电连接图案，其被包括在第一半导体管芯中并将第一导电图案的第一端与第二导电图案的第一端电连接，或者被包括在第二半导体管芯中并将第三导电图案的第一端与第四导电图案的第一端电连接。

Three dimensional inductor structure and its stacked semiconductor devices

A three-dimensional (3D) inductor structure includes a first semiconductor chip, the second conductive pattern includes a first conductive pattern and a first conductive pattern spaced; stacked on the first semiconductor tube second semiconductor die core, the second semiconductor die includes third conductive pattern and the third conductive pattern spaced fourth conductive pattern second, penetrating the semiconductor die and the first and third conductive patterns electrically connected to the first through the substrate (TSV), and the pathway through the second semiconductor die and the second TSV second and fourth conductive patterns electrically connected; and a first conductive connection pattern, which is included in the first semiconductor die and the first conductive pattern electrically connects the first end of the first end and the second conductive pattern, or to be included in the second semiconductor die and third conductive pattern The first end of the case is electrically connected to the first end of the fourth conductive pattern.

【技术实现步骤摘要】
三维电感器结构以及包括其的堆叠半导体器件
实施方式总体上涉及半导体元件，且更具体地，涉及三维(3D)电感器结构以及包括3D电感器结构的堆叠半导体器件。
技术介绍
已经开发了用于增大半导体器件集成度的各种各样的技术。例如，因为半导体器件包括例如晶体管、二极管、电阻器、电容器、电感器等的多个部件，所以更大数量的部件可以被集成到一个半导体器件中用于增大集成度。再如，包括部件的半导体管芯在其中彼此堆叠的堆叠半导体器件可以被制造用于增大集成度。
技术实现思路
实施方式包括一种三维(3D)电感器结构，该三维电感器结构包括：第一半导体管芯，其包括第一导电图案以及与第一导电图案间隔开的第二导电图案；堆叠在第一半导体管芯上的第二半导体管芯，第二半导体管芯包括第三导电图案、与第三导电图案间隔开的第四导电图案、穿透第二半导体管芯并将第一导电图案与第三导电图案电连接的第一穿通衬底通路(TSV)、以及穿透第二半导体管芯并将第二导电图案与第四导电图案电连接第二TSV；以及第一导电连接图案，其被包括在第一半导体管芯中并将第一导电图案的第一端与第二导电图案的第一端电连接，或者被包括在第二半导体管芯中并将第三导电图案的第一端与第四导电图案的第一端电连接。实施方式包括一种堆叠半导体器件，该堆叠半导体器件包括：第一半导体管芯，其包括第一导电图案、与第一导电图案间隔开的第二导电图案、将第一导电图案的第一端与第二导电图案的第一端电连接的第一导电连接图案、以及第一功能电路；以及顺序地堆叠在第一半导体管芯上的多个第二半导体管芯，所述多个第二半导体管芯的每个包括多个第三导电图案、与所述多个第三导电图案间隔开的多个第四导电图案、穿透所述多个第二半导体管芯的每个的第一穿通衬底通路(TSV)、穿透所述多个第二半导体管芯的每个的第二TSV、以及第二功能电路，其中所述多个第三导电图案中的第一选择图案通过第一TSV电连接到第一导电图案，以及所述多个第四导电图案中的第二选择图案通过第二TSV电连接到第二导电图案。实施方式包括一种堆叠半导体器件，该堆叠半导体器件包括：多个半导体管芯；穿透所述多个半导体管芯中的至少一个的多个穿通衬底通路(TSV)；多个导电图案，其中所述多个半导体管芯的每个包括所述多个导电图案中的至少两个；以及所述多个半导体管芯中的一个中包括的第一导电连接图案，第一导电连接图案将所述多个导电图案中的第一两个导电图案电连接；其中：所述多个TSV的每个将所述多个导电图案中的对应的第二两个导电图案电连接；以及所述多个TSV、所述多个导电图案和第一导电连接图案串联电连接。附图说明实施方式将由以下结合附图的详细描述被更清楚地理解。图1是根据一些实施方式的三维(3D)电感器结构的透视图。图2A和2B是用于描述图1的3D电感器结构的图。图3是根据一些实施方式的3D电感器结构的透视图。图4是用于描述图3的3D电感器结构的图。图5是根据一些实施方式的3D电感器结构的透视图。图6A和6B是用于描述图5的3D电感器结构的图。图7是根据一些实施方式的3D电感器结构的透视图。图8是用于描述图7的3D电感器结构的图。图9A是根据一些实施方式的堆叠半导体器件的俯视图。图9B是堆叠半导体器件的沿着图9A的线III-III'截取的剖视图。图10A是根据一些实施方式的堆叠半导体器件的俯视图。图10B是堆叠半导体器件的沿着图10A的线IV-IV'截取的剖视图。图11是示出根据一些实施方式的数据收发系统的框图。图12是示出根据一些实施方式的测试系统的框图。图13是示出根据一些实施方式的无线电力传输系统的框图。图14是示出图13的无线电力传输系统的一示例的图。图15是示出根据一些实施方式的移动系统的框图。具体实施方式将参照实施方式在其中示出的附图更充分地描述实施方式。然而，实施方式可以采用许多不同的形式，并且不应被解释为限于在此陈述的特定实施方式。本申请通篇，相同的附图标记指相同的元件。图1是根据一些实施方式的三维(3D)电感器结构的透视图。在图1中，基本上垂直于半导体管芯的第一表面(例如顶表面)的方向被称为第一方向D1(例如Z轴方向)。此外，基本上平行于半导体管芯的第一表面并彼此交叉的两个方向被称为第二方向D2(例如X轴方向)和第三方向D3(例如Y轴方向)。例如，第二方向D2和第三方向D3可以基本上彼此垂直。此外，第一方向D1基本上垂直于第二方向D2和第三方向D3两者。此外，由图中箭头所指的方向及其相反方向被认为是相同的方向。第一方向D1、第二方向D2和第三方向D3的定义在本公开中引用的图中是相同的。三维(3D)电感器结构100a包括第一半导体管芯110a、第二半导体管芯120a和第一导电连接图案CP11。3D电感器结构100a还可以包括输入/输出(I/O)单元IO1。第一半导体管芯110a包括第一导电图案P11以及与第一导电图案P11间隔开的第二导电图案P12。第一半导体管芯110a可以被称为下半导体管芯或底半导体管芯。在一些实施方式中，第一导电层可以设置在第一衬底上并且可以被蚀刻以形成导电图案P11和P12，因而第一半导体管芯110a可以被形成。包括由单晶形成的晶体硅和/或由单晶形成的晶体锗的半导体衬底可以被用作第一衬底。例如，第一衬底可以由硅晶片获得。第一导电层可以通过例如原子层沉积(ALD)工艺或溅射工艺而包括金属、金属氮化物或掺杂多晶硅。虽然未在图1中示出，但是第一绝缘层可以设置在其上形成导电图案P11和P12的第一衬底上。第一绝缘层可以通过例如化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、旋涂工艺、ALD工艺等由硅氧化物或金属氧化物形成。此外，第一绝缘层可以通过对第一衬底的顶表面的热氧化工艺而形成。第二半导体管芯120a堆叠在第一半导体管芯110a上。第二半导体管芯120a包括第三导电图案P13、第四导电图案P14、第一穿通衬底通路(TSV)TSV11和第二TSVTSV12。第四导电图案P14与第三导电图案P13间隔开。第一TSVTSV11穿透(例如延伸穿过)第二半导体管芯120a并将第一导电图案P11与第三导电图案P13电连接。第二TSVTSV12穿透第二半导体管芯120a并将第二导电图案P12与第四导电图案P14电连接。第二半导体管芯120a可以被称为上半导体管芯或顶半导体管芯。第一导电连接图案CP11将第三导电图案P13的第一端121a与第四导电图案P14的第一端125a电连接且直接连接。在一些实施方式中，第二导电层可以设置在第二衬底上并且可以被蚀刻以形成导电图案P13和P14以及导电连接图案CP11。此外，沟槽可以形成为穿透第二衬底，并且TSVTSV11和TSV12可以通过用导电材料填充沟槽而形成，因而第二半导体管芯120a可以被形成。例如，导电材料可以包括诸如铜、铝、钨的金属、掺杂多晶硅等。在一些实施方式中，TSVTSV11和TSV12可以被预先形成，然后导电图案P13和P14以及导电连接图案CP11可以被形成。在另外的一些实施方式中，导电图案P13和P14以及导电连接图案CP11可以被预先形成，然后TSVTSV11和TSV12可以被形成。I/O单元IO1可以被包括在第一半导体管芯110a中。I/O单元IO1可以电连接到第一导电图案本文档来自技高网...

【技术保护点】
一种三维电感器结构，包括：第一半导体管芯，其包括：第一导电图案；以及第二导电图案，其与所述第一导电图案间隔开；第二半导体管芯，其被堆叠在所述第一半导体管芯上，所述第二半导体管芯包括：第三导电图案；第四导电图案，其与所述第三导电图案间隔开；第一穿通衬底通路，其穿透所述第二半导体管芯并将所述第一导电图案与所述第三导电图案电连接；以及第二穿通衬底通路，其穿透所述第二半导体管芯并将所述第二导电图案与所述第四导电图案电连接，以及第一导电连接图案，其被包括在所述第一半导体管芯中并将所述第一导电图案的第一端与所述第二导电图案的第一端电连接，或者被包括在所述第二半导体管芯中并将所述第三导电图案的第一端与所述第四导电图案的第一端电连接。

【技术特征摘要】
2016.05.25 KR 10-2016-00639831.一种三维电感器结构，包括：第一半导体管芯，其包括：第一导电图案；以及第二导电图案，其与所述第一导电图案间隔开；第二半导体管芯，其被堆叠在所述第一半导体管芯上，所述第二半导体管芯包括：第三导电图案；第四导电图案，其与所述第三导电图案间隔开；第一穿通衬底通路，其穿透所述第二半导体管芯并将所述第一导电图案与所述第三导电图案电连接；以及第二穿通衬底通路，其穿透所述第二半导体管芯并将所述第二导电图案与所述第四导电图案电连接，以及第一导电连接图案，其被包括在所述第一半导体管芯中并将所述第一导电图案的第一端与所述第二导电图案的第一端电连接，或者被包括在所述第二半导体管芯中并将所述第三导电图案的第一端与所述第四导电图案的第一端电连接。2.根据权利要求1所述的三维电感器结构，其中：所述第一导电图案、所述第二导电图案、所述第三导电图案和所述第四导电图案、所述第一穿通衬底通路和所述第二穿通衬底通路、以及所述第一导电连接图案形成线圈，以及在俯视图中，所述线圈具有其中闭合曲线的一部分敞开的形状。3.根据权利要求2所述的三维电感器结构，其中，在剖视图中，所述第一导电图案、所述第一穿通衬底通路和所述第三导电图案形成为具有台阶结构。4.根据权利要求1所述的三维电感器结构，其中：所述第一导电连接图案被包括在所述第二半导体管芯中并将所述第三导电图案的所述第一端与所述第四导电图案的所述第一端电连接；以及所述第一半导体管芯还包括电连接到所述第一导电图案的所述第一端和所述第二导电图案的所述第一端的电感耦合输入/输出单元。5.根据权利要求1所述的三维电感器结构，其中：所述第一导电连接图案被包括在所述第一半导体管芯中并将所述第一导电图案的所述第一端与所述第二导电图案的所述第一端电连接；以及所述第二半导体管芯还包括电连接到所述第三导电图案的所述第一端和所述第四导电图案的所述第一端的电感耦合输入/输出单元。6.根据权利要求1所述的三维电感器结构，还包括：在所述第一半导体管芯与所述第二半导体管芯之间的第三半导体管芯，所述第三半导体管芯包括：第五导电图案；第六导电图案，其与所述第五导电图案间隔开；第三穿通衬底通路，其穿透所述第三半导体管芯；以及第四穿通衬底通路，其穿透所述第三半导体管芯，其中所述第一穿通衬底通路将所述第五导电图案的第一端与所述第三导电图案的第二端电连接，以及所述第三穿通衬底通路将所述第五导电图案的第二端与所述第一导电图案的第二端电连接，其中所述第二穿通衬底通路将所述第六导电图案的第一端与所述第四导电图案的第二端电连接，以及所述第四穿通衬底通路将所述第六导电图案的第二端与所述第二导电图案的第二端电连接。7.根据权利要求1所述的三维电感器结构，其中所述第一半导体管芯还包括：第五导电图案，其与所述第一导电图案和所述第二导电图案间隔开；以及第六导电图案，其与所述第一导电图案、所述第二导电图案和所述第五导电图案间隔开；其中所述第二半导体管芯还包括：第七导电图案，其与所述第三导电图案和所述第四导电图案间隔开；第八导电图案，其与所述第三导电图案、所述第四导电图案和所述第七导电图案间隔开；第三穿通衬底通路，其穿透所述第二半导体管芯并将所述第五导电图案与所述第七导电图案电连接；以及第四穿通衬底通路，其穿透所述第二半导体管芯并将所述第六导电图案与所述第八导电图案电连接，所述三维电感器结构还包括：第二导电连接图案，其被包括在所述第一半导体管芯中以将所述第五导电图案的第一端与所述第六导电图案的第一端电连接，或者被包括在所述第二半导体管芯中以将所述第七导电图案的第一端与所述第八导电图案的第一端电连接；以及第三导电连接图案，其被包括在所述第一半导体管芯中以将所述第一导电图案和所述第二导电图案中的一个的所述第一端与所述第五导电图案和所述第六导电图案中的一个的所述第一端电连接，或者被包括在所述第二半导体管芯中以将所述第三导电图案和所述第四导电图案中的一个的所述第一端与所述第七导电图案和所述第八导电图案中的一个的所述第一端电连接。8.根据权利要求7所述的三维电感器结构，其中：所述第一导电连接图案被包括在所述第二半导体管芯中并将所述第三导电图案的所述第一端与所述第四导电图案的所述第一端电连接；所述第二导电连接图案被包括在所述第二半导体管芯中并将所述第七导电图案的所述第一端与所述第八导电图案的所述第一端电连接；以及所述第三导电连接图案被包括在所述第一半导体管芯中并将所述第一导电图案和所述第二导电图案中的一个的所述第一端与所述第五导电图案和所述第六导电图案中的一个的所述第一端电连接。9.根据权利要求8所述的三维电感器结构，其中：所述第三导电连接图案将所述第一导电图案的所述第一端与...

【专利技术属性】
技术研发人员：尹元柱，姜锡龙，辛尚勋，柳慧承，李贤义，郑载勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR