半导体器件制造技术

本发明专利技术提供一种半导体器件，包括：半导体层，其具有包含p型源极区域、p型漏极区域、所述p型源极区域与所述p型漏极区域之间的n型基体区域、和与所述n型基体区域相对的栅极电极的晶体管结构；设置于所述半导体层的恒压二极管，具有与所述p型源极区域连接的n型部和与所述栅极电极连接的p型部，所述晶体管结构和所述恒压二极管被做成一个芯片。

【技术实现步骤摘要】
半导体器件本申请对应2016年5月18日向日本专利局提出的特愿2016－099748号和2017年4月13日向日本国专利局提出的特愿2017－079993号申请，这些申请的全部公开内容在此通过引用而被编入。
本专利技术涉及在1芯片内具有晶体管结构和恒压二极管的半导体器件。
技术介绍
目前，在各种控制电路中组装有用于保护IC(IntegratedCircuit：集成电路)的元件。例如，在专利文献1(特开2012－154119号公报)和专利文献2(特开2014－17701号公报)中，作为这样的IC保护用的元件，公开有二极管。随着IC控制的传感器、便携设备用的显示器或摄像机等的功能的增加，IC的消耗电流处于增加趋势。因此，作为IC的保护元件使用二极管时，与IC的消耗电流相配合必须增大保护元件的芯片尺寸，难以应对设备的小型化这样的要求。另一方面，晶体管与二极管相比，即使是小型也能够达到低消耗电力，因此蕴藏着作为二极管的替代元件的可能性。但是，若是晶体管单体，则难以显示出为了保护IC所要求的反向电压防止和过电压保护的性能。
技术实现思路
本专利技术的目的在于，提供一种晶体管和恒压二极管被做成一个芯片而成的半导体器件，并且该半导体器件为低消耗电力、且能够显示出关于IC等的外部器件的反向电压防止和过电压保护的半导体器件。本专利技术的一实施方式的半导体器件包括：半导体层，其具有包含p型源极区域、p型漏极区域、所述p型源极区域与所述p型漏极区域之间的n型基体区域、和与所述n型基体区域相对的栅极电极的晶体管结构；设置于所述半导体层的恒压二极管，其具有与所述p型源极区域连接的n型部和与所述栅极电极连接的p型部，所述晶体管结构和所述恒压二极管被单芯片化。该半导体器件的晶体管结构包括通过对栅极电极施加相对于源极为负的电压或对源极施加正的电压(将栅极设定为接地(0V))，使栅极电极的正下方的n型基体区域激发空穴而变为离子状态的p沟道型的MISFET。例如，在将栅极电极接地到接地电位的状态下施加p型漏极区域为正(+)、p型源极区域为负(一)的电压时，在晶体管结构中内置的寄生二极管(由p型漏极区域和n型基体区域的pn结部构成的pn二极管)被施加正向偏压。由此，电流经由该寄生二极管从漏极侧向源极侧流通。通过电流从漏极侧向源极侧流通，源极相对于栅极成为正的电位(即，栅极相对于源极成为负)，由此在栅极电极的正下方的n型基体区域空穴被激发，晶体管变为导通状态。因而，与IC等外部器件连接使用时，与二极管相比，能够使损失少、低消耗电力的晶体管结构中流通正向电流，所以能够采用小型的芯片。其结果是，在电子设备等中能够实现节省空间。另一方面，在通过IC来控制的负载为感应性负载时，若将负载中流通的电流阻断，负载中就会产生反电动势。由于该反电动势，p型源极区域侧成为正(+)的电压有时施加在p型源极区域－p型漏极区域之间。在这种情况下，寄生二极管被施加反向偏压，所以电流不在IC的内部电路中流通，能够保护IC。这时，在恒压二极管的p型部和n型部的pn结部也被施加反向偏压。因而，在该负载的反电动势大的情况，或被施加静电、电涌电压等大电压时，恒压二极管发生齐纳击穿，逆电流经由恒压二极管向栅极侧(接地电位侧)流通，所以，可以防止大电流向IC流通。从以上可知，如果使用本专利技术的一实施方式的半导体器件作为电子设备等的IC的保护元件，则消耗电力低，并且还能够显示出关于IC等外部器件的反向电压防止和过电压保护功能，能够维持作为保护元件的保护功能。并且，晶体管结构和恒压二极管被做成一个芯片(单芯片化)，所以与这些晶体管结构和恒压二极管各自做成芯片搭载于设备的情况相比，能够更加节省空间。本专利技术一实施方式的半导体器件中，所述半导体层包括：包含所述晶体管结构的有源区域；和包围所述有源区域的外周区域，所述恒压二极管包括沿着所述外周区域配置的外周二极管。根据该构成，可以增加恒压二极管的p型部和n型部的接合面积，所以能够减小恒压二极管的电阻值，能够降低消耗电力。其结果是，能够减小恒压二极管中的损失，能够防止热破坏。本专利技术一实施方式的半导体器件中，在所述外周二极管中，所述p型部和所述n型部分别以包围所述有源区域的形状形成。根据该构成，恒压二极管的p型部和n型部的pn结部成为包围有源区域的一体结构，所以能够进一步降低恒压二极管中的损失。本专利技术一实施方式的半导体器件中，所述p型部和所述n型部具有彼此相同的宽度。本专利技术一实施方式的半导体器件中，所述外周二极管的所述n型部也可以配置于比所述p型部靠内侧的位置。本专利技术一实施方式的半导体器件中，所述恒压二极管包括层叠在所述半导体层上的多晶硅。根据该构成，通过作为栅极电极的材料用一般的多晶硅构成恒压二极管，可以以相同的工序形成栅极电极和恒压二极管。本专利技术一实施方式的半导体器件中，所述晶体管结构中，所述栅极电极包括由被埋入在形成于所述半导体层的栅极沟槽中的多晶硅构成的沟槽栅极结构。本专利技术一实施方式的半导体器件中，所述恒压二极管也可以包括配置于所述半导体层内的杂质区域。本专利技术一实施方式的半导体器件中，所述恒压二极管的击穿电压也可以为8V以下。本专利技术一实施方式的半导体器件中，可以具有纵横为0.6mm×0.4mm以下的芯片尺寸。依据该尺寸的半导体器件，能够实现搭载该半导体器件的电子设备的小型化。附图说明图1是本专利技术一实施方式的半导体器件的示意性的俯视图。图2是本专利技术一实施方式的半导体器件的示意性的仰视图。图3是图1的半导体元件的示意性的俯视图。图4是表示图3的IV－IV切断面中的截面的图。图5是用于说明恒压二极管的平面形状的示意图。图6是表示连接有图1的半导体器件的保护电路的一部分的图。图7是用于比较MOSFET和肖特基势垒二极管(SBD)的消耗电力的图。图8是用于说明外周二极管与焊垫二极管的有效面积的不同的图。图9是用于比较外周二极管和焊垫二极管的消耗电力的图。图10A和图10B是用于说明恒压二极管和ESD保护二极管的构成上的差异的图。图11是用于说明外周二极管的空间削减后的MOSFET的消耗电力的降低效果的图。图12是用于比较恒压二极管和ESD保护二极管的击穿电压的图。图13是表示图4的半导体元件的另一方式的图。图14是表示图4的半导体元件的另一方式的图。图15是本专利技术另一实施方式的半导体器件的立体图。图16是图15的半导体器件的正面图。图17是图15的半导体器件的背面图。图18是图15的半导体器件的俯视图。图19是图15的半导体器件的仰视图。图20是图15的半导体器件的右侧面图。图21是图15的半导体器件的左侧面图。图22表示图18的XXII－XXII切断面的截面的图。图23是用于比较图15的半导体器件和参考方式的半导体器件的芯片尺寸的图。具体实施方式以下，参照附图，详细地说明本专利技术的实施方式。图1是本专利技术一实施方式的半导体器件1的示意性的俯视图。图2是本专利技术一实施方式的半导体器件1的示意性的仰视图。此外，图1中，为了便于理解半导体器件1的结构，透视地表示了封装内部。半导体器件1构成为所谓的能够进行表面安装的比较小型的半导体器件。若举出半导体器件1的大小的一个例子，纵向的尺寸L为0.6mm左右、宽度方向的尺寸W为0.4mm左右、厚度方向的尺寸为0.36mm左本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体层，其具有包含p型源极区域、p型漏极区域、所述p型源极区域与所述p型漏极区域之间的n型基体区域、和与所述n型基体区域相对的栅极电极的晶体管结构；设置于所述半导体层的恒压二极管，其具有与所述p型源极区域连接的n型部和与所述栅极电极连接的p型部，所述晶体管结构和所述恒压二极管被单芯片化。

【技术特征摘要】
2016.05.18 JP 2016-099748;2017.04.13 JP 2017-079991.一种半导体器件，其特征在于，包括：半导体层，其具有包含p型源极区域、p型漏极区域、所述p型源极区域与所述p型漏极区域之间的n型基体区域、和与所述n型基体区域相对的栅极电极的晶体管结构；设置于所述半导体层的恒压二极管，其具有与所述p型源极区域连接的n型部和与所述栅极电极连接的p型部，所述晶体管结构和所述恒压二极管被单芯片化。2.根据权利要求1所述的半导体器件，其特征在于：所述半导体层包括：包含所述晶体管结构的有源区域；和包围所述有源区域的外周区域，所述恒压二极管包括沿着所述外周区域配置的外周二极管。3.根据权利要求2所述的半导体器件，其特征在于：在所述外周二极管中，所述p型部...

【专利技术属性】
技术研发人员：那须贤太郎，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：日本,JP