半导体器件及其制造方法技术

本发明专利技术实施例公开了一种半导体器件及其制造方法。在一些实施例中，半导体器件包括第一集成电路管芯、连接至第一集成电路管芯的第二集成电路管芯和连接在第一集成电路管芯的第一导电部件和第二集成电路管芯的第二导电部件之间的贯通孔。导电屏蔽物设置为围绕贯通孔的部分。本发明专利技术实施例涉及半导体器件及其制造方法。

Semiconductor device and manufacturing method thereof

The embodiment of the invention discloses a semiconductor device and a manufacturing method thereof. In some embodiments, the semiconductor device includes a through hole between the second integrated circuit the first integrated circuit die, connected to the first integrated circuit die die and connected to the first conductive member and the second integrated circuit the first integrated circuit die die second conductive member. The conductive shield is arranged around the through hole. Embodiments of the present invention relate to semiconductor devices and their manufacturing methods.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术实施例涉及半导体器件及其制造方法。
技术介绍
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。半导体工业通过不断减小最小部件尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的区域。由于近来对小型化、更高的速度和更大的带宽以及较低的功耗和延迟的需求的产生，需要针对半导体管芯的更小和更富创造性的封装技术。随着半导体技术的进一步进步，堆叠半导体器件(例如，三维集成电路(3DIC))成为进一步减小半导体器件的物理尺寸的有效替代。在堆叠式半导体器件中，在不同半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。两个或更多的半导体晶圆可以安装或堆叠在彼此的顶部上以进一步降低半导体器件的形状因数。可以通过合适的接合技术将两个半导体晶圆和/或管芯接合在一起。通常使用的接合技术包括直接接合、化学激活接合、等离子体激活接合、阳极接合、共熔接合、玻璃浆料接合、粘合接合、热压接合、反应接合等。可以在堆叠半导体晶圆之间提供电连接。堆叠半导体器件可以提供具有更小的形成因子更高的密度并且允许增加的性能和降低功耗。
技术实现思路
根据本专利技术的一个实施例，提供了一种半导体器件，包括：第一集成电路管芯；第二集成电路管芯，连接至所述第一集成电路管芯的；贯通孔，连接在所述第一集成电路管芯的第一导电部件和所述第二集成电路管芯的第二导电部件之间；以及导电屏蔽物，围绕所述贯通孔的部分设置。根据本专利技术的另一实施例，还提供了一种制造器件的方法，所述方法包括：将第一半导体器件连接至第二半导体器件，其中，所述第一半导体器件包括连接至所述第一半导体器件的衬底的导电屏蔽物；在所述第一半导体器件和所述第二半导体器件中并且接近所述第一半导体器件的所述导电屏蔽物形成孔；以及用导电材料填充位于所述第一半导体器件和所述第二半导体器件中的所述孔以形成贯通孔。根据本专利技术的又一实施例，还提供了一种制造器件的方法，所述方法包括：将第一半导体器件连接至第二半导体器件；其中，所述第一半导体器件包括第一衬底、设置在所述第一衬底上方的第一导电部件、设置在所述第一导电部件上方的第一绝缘材料层以及连接至所述第一衬底并接近所述第一导电部件的导电屏蔽物；其中，所述第二半导体器件包括第二衬底、设置在所述第二衬底上方的第二导电部件以及设置在所述第二导电部件上方的第二绝缘材料层；其中，将所述第一半导体器件连接至所述第二半导体器件包括将所述第二绝缘材料层连接至所述第一绝缘材料层；在所述第二半导体器件的部分和所述第一半导体器件中形成孔；在所述孔中形成衬垫；去除所述衬垫的部分；以及用导电材料填充位于所述第一半导体器件和所述第二半导体器件中的所述孔以形成连接在所述第一导电部件和所述第二导电部件之间的贯通孔。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。图1和图2是根据本专利技术的一些实施例的接合在一起的半导体器件的截面图。图3至图7以及图10至图15示出了处于各个阶段的制造工艺的截面图，其中，根据一些实施例，图1和图2中所示的半导体器件接合在一起并且在两个半导体器件的导电部件之间形成贯通孔。图8和图9是根据一些实施例的图7中所示的半导体器件的顶视图。图16至图18是根据一些实施例的接合在一起的半导体器件的透视图。图19是根据本专利技术的一些实施例的示出了半导体器件的制造方法的流程图。具体实施方式下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本专利技术在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。本专利技术公开了半导体器件的制造方法及其结构。在一些实施例中，诸如集成电路管芯和/或半导体晶圆的半导体器件连接和/或接合在一起，形成3DIC。贯通孔形成在接合在一起的半导体器件中，贯通孔为3DIC提供垂直电连接。贯通孔被围绕贯通孔的至少部分的导电屏蔽物保护。在一些实施例中，导电屏蔽物连接到集成电路管芯和/或晶圆的一个的衬底。在一些实施例中，导电屏蔽物提供(连接)至衬底的接地电路并提供静电放电(ESD)保护。贯穿各个视图和示出的实施例，相同的参考标号用于指定相同的元件。图1和图2分别是是根据本专利技术的一些实施例的接合在一起的第一半导体器件102a和第二半导体器件102b的截面图。首先参照图1，提供了第一半导体器件102a。在一些实施例中，第一半导体器件102a包括集成电路管芯或包括多个集成电路管芯的半导体晶圆。也可以提供包含从晶圆形式分割的集成电路管芯的多个第一半导体器件102a。第一半导体器件102a包括衬底104a。衬底104a在本文中也称为第一衬底。衬底104a可包括硅晶圆、碳化硅衬底、硅锗衬底或由其他半导体材料形成的衬底、块状衬底、绝缘体上硅(SOI)衬底、其他支撑衬底(即，本领域中已知的石英、玻璃等)或它们的组合。衬底104a可以包括设置在衬底104a的表面上(例如，在图1所示的视图中的顶面上方)的一个或多个绝缘材料116。绝缘材料116可以包括一层或多层SiO2或其他绝缘材料。例如，在一些实施例中，衬底104a包括电路112a，电路112a包括在制造工艺的前段制程(FEOL)阶段或其他形式的工艺中形成在衬底104a上方或衬底104a内的有源器件层。在附图所示的视图中，第一半导体器件102a被反转；通常，电路112a形成在衬底104a的顶面上方。例如，在图1所示的视图中，电路112a示出为设置在第一半导体器件102a的衬底104a下部的下方。电路112a可以包括适合于特定应用的任何类型的电路。电路112a可以包括一个或多个电气或电子器件。例如，电路112a可以包括互连以执行一种或多种功能的各种N型金属氧化物半导体(NMOS)器件和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。电路112a的功能可以包括存储结构、逻辑结构、处理结构、传感器、放大器、电源布线或管理、输入/输出电路、有源或无源器件无线射频器件(RF)、模拟或数字器件等。本领域的普通技术人员将理解，为了示例性目的提供以上实例，以进一步解释一些示例性实施例的应用并且不意味着以任何方式限制本专利技术。第一半导体器件102a也可本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一集成电路管芯；第二集成电路管芯，连接至所述第一集成电路管芯的；贯通孔，连接在所述第一集成电路管芯的第一导电部件和所述第二集成电路管芯的第二导电部件之间；以及导电屏蔽物，围绕所述贯通孔的部分设置。

【技术特征摘要】
2016.05.17 US 15/157,3021.一种半导体器件，包括：第一集成电路管芯；第二集成电路管芯，连...

【专利技术属性】
技术研发人员：袁景滨，余振华，陈明发，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71