分裂栅型双位非易失性存储器单元制造技术

本发明专利技术公开了一种存储器装置，所述存储器装置包括第一导电类型的半导体材料衬底；在所述衬底中间隔开并且具有与所述第一导电类型不同的第二导电类型的第一区和第二区，其中所述衬底中的连续沟道区在所述第一区和所述第二区之间延伸；第一浮栅设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘。第二浮栅设置在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘。字线栅设置在所述沟道区的介于所述第一沟道区部分和所述第二沟道区部分之间的第三部分上方并且与所述第三部分绝缘。第一擦除栅设置在所述第一区上方并且与其绝缘。第二擦除栅设置在所述第二区上方并且与其绝缘。

Split gate dual bit nonvolatile memory cell

The invention discloses a memory device, the memory device includes a semiconductor substrate of a first conductivity type; a first region having a second conductivity type and a second region different from the first conductivity type in the middle of the substrate and separated, which areas of continuous groove in the substrate extending between the first region and the second region; the first part of the first floating gate is disposed in the channel region adjacent to the first area above and with the first insulating part. The second floating gate is disposed above the second part adjacent to the second zone in the channel area and is insulated from the second part. The word line gate is disposed in the channel region between the upper part of the first third parts between the channel region and the second channel region and insulated from the third part. The first erase gate is disposed above the first area and is insulated from it. The second erase gate is disposed above the second area and is insulated from it.

【技术实现步骤摘要】
分裂栅型双位非易失性存储器单元
本专利技术涉及非易失性存储器阵列。
技术介绍
分裂栅非易失性闪存单元是熟知的。例如，美国专利6,747,310公开了此类存储器单元，所述存储器单元具有源极区和漏极区，所述源极区和漏极区在其间限定沟道区；在沟道区的一部分上方的选择栅；在沟道区的另一部分上方的浮栅；以及在源极区上方的擦除栅。存储器单元成对形成，其共享共同源极区和共同擦除栅，其中每个存储器单元在衬底中具有其自身的在源极区和漏极区之间延伸的沟道区(即，对于每对存储器单元存在两个单独的沟道区)。以给定列连接用于存储器单元的全部控制栅的线垂直地走向。对于连接擦除栅和选择栅的线，以及源极线，同样如此。连接用于每行存储器单元的漏极区的位线水平地走向。每个存储器单元存储单个位的信息(基于浮栅的编程状态)。鉴于用于每个单元的电极(源极、漏极、选择栅、控制栅和擦除栅)的数目，以及用于每对存储器单元的两个单独沟道区，配置并形成所有各种线均连接到这些电极的架构和阵列布局可能过于复杂并且难以实现，特别是随着临界尺寸不断缩小。一种解决方案是消除源极区，而且使两个存储器单元共享单个连续沟道区和共同字线栅，并且该解决方案在美国专利8,780,625中公开。然而，除了其他原因以外，由于该配置缺乏擦除栅，因此该配置存在性能限制。
技术实现思路
上述问题和需要由一种存储器装置解决，该存储器装置包括第一导电类型的半导体材料衬底；在衬底中间隔开并且具有与第一导电类型不同的第二导电类型的第一区和第二区，其中衬底中的连续沟道区在第一区和第二区之间延伸；设置在沟道区的与第一区相邻的第一部分上方并且与该第一部分绝缘的第一浮栅；设置在沟道区的与第二区相邻的第二部分上方并且与该第二部分绝缘的第二浮栅；设置在沟道区的介于第一沟道区部分和第二沟道区部分之间的第三部分上方并且与该第三部分绝缘的字线栅；设置在第一区上方并且与其绝缘的第一擦除栅；以及设置在第二区上方并且与其绝缘的第二擦除栅。形成一对非易失性存储器单元的方法包括在半导体衬底上形成第一绝缘层；在第一多晶硅沉积工艺中在第一绝缘层上形成第一多晶硅层；在第一多晶硅层上形成间隔开的第一绝缘块和第二绝缘块，该第一绝缘块具有面向第二绝缘块的第一侧以及背离第二绝缘块的第二侧，并且该第二绝缘块具有面向第一绝缘块的第一侧以及背离第一绝缘块的第二侧；移除第一多晶硅层的设置在第一绝缘块和第二绝缘块之间的一部分，同时保持第一多晶硅层的设置在第一绝缘块和第二绝缘块下方并且与第一绝缘块和第二绝缘块的第二侧相邻的部分；移除第一多晶硅层的与第一绝缘块和第二绝缘块的第二侧相邻的部分，同时保持第一多晶硅层的各自设置在第一绝缘块和第二绝缘块中的一者下方的一对多晶硅块；在衬底中并且与第一绝缘块的第二侧相邻形成第一漏极区；在衬底中并且与第二绝缘块的第二侧相邻形成第二漏极区；在第二多晶硅沉积工艺中在衬底以及第一绝缘块和第二绝缘块上方形成第二多晶硅层；以及移除第二多晶硅层的部分，同时保持第二多晶硅层的第一多晶硅块、第二多晶硅块和第三多晶硅块。第一多晶硅块设置在第一绝缘块和第二绝缘块之间，第二多晶硅块设置在第一漏极区上方，并且第三多晶硅块设置在第二漏极区上方。衬底包括在第一漏极区和第二漏极区之间延伸的连续沟道区。形成一对非易失性存储器单元的方法包括在半导体衬底上形成第一绝缘层；在第一多晶硅沉积工艺中在第一绝缘层上形成第一多晶硅层；在第一多晶硅层上形成绝缘层叠层；在绝缘层叠层上形成第二多晶硅层；在第二多晶硅层上形成间隔开的第一绝缘块和第二绝缘块，该第一绝缘块具有面向第二绝缘块的第一侧以及背离第二绝缘块的第二侧，并且该第二绝缘块具有面向第一绝缘块的第一侧以及背离第一绝缘块的第二侧；移除第二多晶硅层、绝缘层叠层和第一多晶硅层的设置在第一绝缘块和第二绝缘块之间并且与第一绝缘块和第二绝缘块的第二侧相邻的部分，同时保持第一多晶硅层的各自设置在第一绝缘块和第二绝缘块中的一者下方的一对多晶硅块；在衬底中并且与第一绝缘块的第二侧相邻形成第一漏极区；在衬底中并且与第二绝缘块的第二侧相邻形成第二漏极区；在第二多晶硅沉积工艺中在衬底以及第一绝缘块和第二绝缘块上方形成第三多晶硅层；以及移除第三多晶硅层的部分，同时保持第三多晶硅层的第一多晶硅块、第二多晶硅块和第三多晶硅块。第一多晶硅块设置在第一绝缘块和第二绝缘块之间，第二多晶硅块设置在第一漏极区上方，并且第三多晶硅块设置在第二漏极区上方。衬底包括在第一漏极区和第二漏极区之间延伸的连续沟道区。本文描述了操作存储器装置的方法，该存储器装置包括第一导电类型的半导体材料衬底；在衬底中间隔开并且具有与第一导电类型不同的第二导电类型的第一区和第二区，其中衬底中的连续沟道区在第一区和第二区之间延伸；设置在沟道区的与第一区相邻的第一部分上方并且与该第一部分绝缘的第一浮栅；设置在沟道区的与第二区相邻的第二部分上方并且与该第二部分绝缘的第二浮栅；设置在沟道区的介于第一沟道区部分和第二沟道区部分之间的第三部分上方并且与该第三部分绝缘的字线栅；设置在第一区上方并且与其绝缘的第一擦除栅；设置在第二区上方并且与其绝缘的第二擦除栅；设置在第一浮栅上方并且与其绝缘的第一耦合栅；以及设置在第二浮栅上方并且与其绝缘的第二耦合栅。该方法包括通过向第一擦除栅施加正电压，向第二擦除栅施加零电压，向字线栅施加正电压，向第一耦合栅施加正电压，向第二耦合栅施加正电压，向第一区施加正电压并且向第二区施加电流来对第一浮栅进行编程；通过向第一擦除栅和第二擦除栅、第一耦合栅以及第一区施加零电压，向字线栅施加正电压，向第二耦合栅施加正电压，并且向第二区施加正电压来读取第一浮栅；以及通过向第一擦除栅施加正电压并且向第一耦合栅施加负电压来擦除第一浮栅。本文描述了操作存储器装置的方法，该存储器装置包括第一导电类型的半导体材料衬底；在衬底中间隔开并且具有与第一导电类型不同的第二导电类型的第一区和第二区，其中衬底中的连续沟道区在第一区和第二区之间延伸；设置在沟道区的与第一区相邻的第一部分上方并且与该第一部分绝缘的第一浮栅；设置在沟道区的与第二区相邻的第二部分上方并且与该第二部分绝缘的第二浮栅；设置在沟道区的介于第一沟道区部分和第二沟道区部分之间的第三部分上方并且与该第三部分绝缘的字线栅；设置在第一区上方并且与其绝缘的第一擦除栅；以及设置在第二区上方并且与其绝缘的第二擦除栅。该方法包括通过向第一擦除栅施加正电压，向第二擦除栅施加零电压，向字线栅施加正电压，向第一区施加正电压并且向第二区施加电流来对第一浮栅进行编程；通过向第一擦除栅和第一区施加零电压，向第二擦除栅施加正电压，向字线栅施加正电压并且向第二区施加正电压来读取第一浮栅；以及通过向第一擦除栅施加正电压来擦除第一浮栅。通过查看说明书、权利要求和附图，本专利技术的其他目的和特征将变得显而易见。附图说明图1A至图1H为示出形成本专利技术的双位存储器单元的步骤的侧剖视图。图2为示出本专利技术的双位存储器单元的替代实施例的侧剖视图。图3A至图3C为示出形成本专利技术的双位存储器单元的替代实施例的步骤的侧剖视图。图4A至图4D为示出形成本专利技术的双位存储器单元的替代实施例的步骤的侧剖视图。图5A至图5D为示出形成本专利技术的双位存储器单元的替代本文档来自技高网...

【技术保护点】
一种存储器装置，所述存储器装置包括：第一导电类型的半导体材料衬底；在所述衬底中间隔开并且具有与所述第一导电类型不同的第二导电类型的第一区和第二区，其中所述衬底中的连续沟道区在所述第一区和所述第二区之间延伸；设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘的第一浮栅；设置在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘的第二浮栅；设置在所述沟道区的介于所述第一沟道区部分和所述第二沟道区部分之间的第三部分上方并且与所述第三部分绝缘的字线栅；设置在所述第一区上方并且与其绝缘的第一擦除栅；以及设置在所述第二区上方并且与其绝缘的第二擦除栅。

【技术特征摘要】
1.一种存储器装置，所述存储器装置包括：第一导电类型的半导体材料衬底；在所述衬底中间隔开并且具有与所述第一导电类型不同的第二导电类型的第一区和第二区，其中所述衬底中的连续沟道区在所述第一区和所述第二区之间延伸；设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘的第一浮栅；设置在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘的第二浮栅；设置在所述沟道区的介于所述第一沟道区部分和所述第二沟道区部分之间的第三部分上方并且与所述第三部分绝缘的字线栅；设置在所述第一区上方并且与其绝缘的第一擦除栅；以及设置在所述第二区上方并且与其绝缘的第二擦除栅。2.根据权利要求1所述的存储器装置，其中所述第一浮栅部分地设置在所述第一区上方并且与其绝缘，并且所述第二浮栅部分地设置在所述第二区上方并且与其绝缘。3.根据权利要求1所述的存储器装置，其中所述第一擦除栅包括面向所述第一浮栅的边缘的凹口，并且其中所述第二擦除栅包括面向所述第二浮栅的边缘的凹口。4.根据权利要求1所述的存储器装置，其中：所述字线栅通过第一绝缘层与所述第一浮栅绝缘，所述第一浮栅通过第二绝缘层与所述第一擦除栅绝缘，并且所述第一绝缘层比所述第二绝缘层更厚；并且所述字线栅通过第三绝缘层与所述第二浮栅绝缘，所述第二浮栅通过第四绝缘层与所述第二擦除栅绝缘，并且所述第三绝缘层比所述第四绝缘层更厚。5.根据权利要求1所述的存储器装置，其中：所述第一浮栅包括第一上表面，所述第一上表面随着所述第一上表面延伸远离所述第一擦除栅而向下倾斜；以及所述第二浮栅包括第二上表面，所述第二上表面随着所述第二上表面延伸远离所述第二擦除栅而向下倾斜。6.根据权利要求1所述的存储器装置，所述存储器装置还包括：设置在所述第一浮栅上方并且与其绝缘的第一耦合栅；以及设置在所述第二浮栅上方并且与其绝缘的第二耦合栅。7.根据权利要求6所述的存储器装置，所述存储器装置还包括：控制电路，所述控制电路被配置为：通过向所述第一擦除栅施加正电压，向所述第二擦除栅施加零电压，向所述字线栅施加正电压，向所述第一耦合栅施加正电压，向所述第二耦合栅施加正电压，向所述第一区施加正电压并且向所述第二区施加电流来对所述第一浮栅进行编程；通过向所述第一擦除栅和所述第二擦除栅、所述第一耦合栅以及所述第一区施加零电压，向所述字线栅施加正电压，向所述第二耦合栅施加正电压，并且向所述第二区施加正电压来读取所述第一浮栅；以及通过向所述第一擦除栅施加正电压并且向所述第一耦合栅施加负电压来擦除所述第一浮栅。8.根据权利要求1所述的存储器装置，所述存储器装置还包括：控制电路，所述控制电路被配置为：通过向所述第一擦除栅施加正电压，向所述第二擦除栅施加零电压，向所述字线栅施加正电压，向所述第一区施加正电压并且向所述第二区施加电流来对所述第一浮栅进行编程；通过向所述第一擦除栅和所述第一区施加零电压，向所述第二擦除栅施加正电压，向所述字线栅施加正电压并且向所述第二区施加正电压来读取所述第一浮栅；以及通过向所述第一擦除栅施加正电压来擦除所述第一浮栅。9.一种形成一对非易失性存储器单元的方法，所述方法包括：在半导体衬底上形成第一绝缘层；在第一多晶硅沉积工艺中，在所述第一绝缘层上形成第一多晶硅层；在所述第一多晶硅层上形成间隔开的第一绝缘块和第二绝缘块，所述第一绝缘块具有面向所述第二绝缘块的第一侧以及背离所述第二绝缘块的第二侧，并且所述第二绝缘块具有面向所述第一绝缘块的第一侧以及背离所述第一绝缘块的第二侧；移除所述第一多晶硅层的设置在所述第一绝缘块和所述第二绝缘块之间的部分，同时保持所述第一多晶硅层的设置在所述第一绝缘块和所述第二绝缘块下方并且与所述第一绝缘块和所述第二绝缘块的所述第二侧相邻的部分；移除所述第一多晶硅层的与所述第一绝缘块和所述第二绝缘块的所述第二侧相邻的所述部分，同时保持所述第一多晶硅层的各自设置在所述第一绝缘块和所述第二绝缘块中的一者下方的一对多晶硅块；在所述衬底中并且与所述第一绝缘块的所述第二侧相邻形成第一漏极区；在所述衬底中并且与所述第二绝缘块的所述第二侧相邻形成第二漏极区；在第二多晶硅沉积工艺中在所述衬底以及所述第一绝缘块和所述第二绝缘块上方形成第二多晶硅层；以及移除所述第二多晶硅层的部分，同时保持所述第二多晶硅层的第一多晶硅块、第二多晶硅块和第三多晶硅块，其中：所述第一多晶硅块设置在所述第一绝缘块和所述第二绝缘块之间，所述第二多晶硅块设置在所述第一漏极区上方，并且所述第三多晶硅块设置在所述第二漏极区上方；其中所述衬底包括在所述第一漏极区和所述第二漏极区之间延伸的连续沟道区。10.根据权利要求9所述的方法，其中所述一对多晶硅块中的一个部分地设置在所述第一漏极区上方并且与其绝缘，并且所述一对多晶硅块中的另一个部分地设置在所述第二漏极区上方并且与其绝缘。11.根据权利要求9所述的方法，其中所述第二多晶硅块包括面向所述第一浮栅的边缘的凹口，并且其中所述第二擦除栅包括面向所述第二浮栅的边缘的凹口。12.根据权利要求9所述的方法，所述方法还包括：形成第四多晶硅块，所述第四多晶硅块设置在所述一对多晶硅块中的一个上方并且...

【专利技术属性】
技术研发人员：C王，N杜，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国,US