半导体存储装置及存储器系统制造方法及图纸

根据一个实施例，半导体存储装置包括：第一存储体，其包括第一存储器单元组，并且在接收到第一命令时将数据写入第一存储器单元组；第二存储体，其包括第二存储器单元组，并且在接收到第一命令时将数据写入第二存储器单元组；以及延迟控制器，其在接收到第二命令时对第一存储体发出第一命令，并且在至少第一时段的间隔之后对第二存储体发出第一命令。

Semiconductor memory device and memory system

According to one embodiment, a semiconductor memory device includes a first memory, which includes a first memory unit, and writes the data to the first memory cell group received at the first command; second banks, including second memory unit, and writes the data to the second memory cell group received at the first command; and a delay controller the second command, when receiving the first bank issued the first order, and sent the first command after at least a first period of time interval of the second bank.

【技术实现步骤摘要】
半导体存储装置及存储器系统相关申请的交叉引用本申请要求2016年3月17日提交的美国临时申请No.62/309,837以及2016年9月13日提交的美国非临时申请No.15/264,545的权益，其整体内容通过引用并入本文。
本文描述的实施例一般涉及半导体存储装置及存储器系统。
技术介绍
磁随机存取存储器(MRAM)是采用具有磁阻效应的磁性元件作为用于存储信息的存储器单元的存储装置，并且因其高速操作、大存储容量以及非易失性的特征作为下一代存储器装置受到关注。对于使用MRAM作为诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的易失性存储器的替代物，已经进行了研究和开发。为了降低开发成本并且实现平滑的替换，期望以与DRAM和SRAM相同的规范来操作MRAM。
技术实现思路
通常，根据一个实施例，半导体存储装置包括：第一存储体，其包括第一存储器单元组，并且在接收到第一命令时将数据写入第一存储器单元组；第二存储体，其包括第二存储器单元组，并且在接收到第一命令时将数据写入第二存储器单元组；以及延迟控制器，其在接收到第二命令时对第一存储体发出第一命令，并且在至少第一时段的间隔之后对第二存储体发出第一命令。本专利技术的实施例可以实现能够控制写入时的功耗的半导体存储装置和存储器系统。附图说明图1是示出根据第一实施例的存储器系统的配置的框图。图2示出根据第一实施例的存储器系统的存储体。图3示出根据第一实施例的存储器系统的存储器单元。图4示出根据第一实施例的存储器系统的延迟控制器。图5是示出根据第一实施例的存储器系统的写入操作的命令序列。图6是示出根据第一实施例的存储器系统的写入操作的具体示例的命令序列。图7示出根据第一实施例的存储器系统的半导体存储装置的与图6有关的操作。图8是示出根据第一实施例的比较例的存储器系统的写入操作的具体示例的命令序列。图9示出根据第一实施例的比较例的存储器系统的半导体存储装置的与图8有关的操作。图10是示出根据第二实施例的存储器系统的写入操作的命令序列。图11示出根据第二实施例的存储器系统的半导体存储装置的与图10有关的操作。图12是示出根据第二实施例的比较例的存储器系统的写入操作的命令序列。图13是示出根据第二实施例的比较例的存储器系统的写入操作的具体示例的命令序列。图14示出根据第二实施例的比较例的存储器系统的半导体存储装置的与图13有关的操作。图15是示出根据第三实施例的存储器系统的写入操作的具体示例的命令序列。图16示出根据第三实施例的存储器系统的半导体存储装置的与图15有关的操作。图17是示出根据第四实施例的存储器系统的写入操作的命令序列。图18示出根据第四实施例的修改的内部控制器。图19示出根据第五实施例的半导体存储装置的延迟控制器。图20示出根据第六实施例的半导体存储装置的延迟控制器。具体实施方式在下文中，将参考附图描述实施例。在以下说明中，具有基本上相同功能和配置的结构元件将被分配相同的参考标记。下面描述的每一个实施例仅仅指示用于实现实施例的技术思想的示例性设备或方法。实施例的技术思想的元件材料、形状、结构、布置等不限于下面描述的元件材料、形状、结构、布置。实施例的技术思想可以在权利要求的范围内变化。将基于双倍数据速率(DDR)4标准来提供以下说明来作为示例。然而，应用于以下实施例的标准不限于DDR4标准。本实施例可以基于JEDEC存储器标准，诸如LPDDR和DDR，并且可以应用于不基于特定标准的存储器。<1>第一实施例<1-1>配置<1-1-1>存储器系统的配置首先，将描述根据实施例的存储器系统1。如在图1中所示，存储器系统1包括半导体存储装置100和存储器控制器(或主机装置)200。本实施例的半导体存储装置100例如是自旋转移力矩型磁阻随机存取存储器(STT-MRAM)。如在图1中所示，半导体存储装置100包括命令地址电路110、内部控制器120、多个存储体组130以及全局输入/输出电路140。为了简化，在本实施例中描述了其中半导体存储装置100包括两个存储体组130(BG0)和(BG1)的情况。然而，半导体存储装置100可以包括三个或更多个存储体组130。当不将存储体组130(BG0)与存储体组130(BG1)区分开时，仅将它们称为“存储体组130”。如上所述，应用于本实施例的标准不限于DDR4标准。因此，存储体组对于半导体存储装置100不是不可缺少的。命令地址输入电路110从存储器控制器200接收各种外部控制信号，诸如命令地址信号CA、时钟信号CLK、时钟使能信号CKE以及芯片选择信号CS。命令地址输入电路110向内部控制器120传送接收到的信号。内部控制器120包括延迟控制器121。延迟控制器121基于接收到的命令地址信号CA来延迟命令。全局输入/输出电路140控制存储器控制器200和每一个存储体组130之间的连接。全局输入/输出电路140基于来自内部控制器120的指令将数据从存储器控制器200发送到预定存储体组130。全局输入/输出电路140基于来自内部控制器120的指令将数据从预定存储体组130发送到存储器控制器200。存储体组130(BG0)和存储体组130(BG1)中的每一个包括多个存储体10。存储体组130包括本地输入/输出电路131和存储器区域132。存储器区域132包括多个存储体10。为了简化，在此描述的是存储区域132包括四个存储体10(BK0)-(BK3)的情况。然而，存储体10的数量不限于此。稍后将描述存储体10的细节。当不区分存储体10(BK0)-(BK3)时，它们将被简称为“存储体10”。<1-1-2>存储体接下来，将参考图2描述存储器区域132的存储体10。存储体10包括存储器单元阵列11、感测放大器/写入驱动器(SA/WD)12以及页缓冲器13。存储器单元阵列11包括多个存储器单元MC的矩阵。在存储器单元阵列11中，布置有多个字线WL0至WLi-1、多个位线BL0至BLj-1以及多个源极线SL0至SLj-1。存储器单元阵列11的一行被连接到一个字线WL，并且存储器单元阵列11的一列被连接到由一个位线BL和一个源极线SL形成的一对。每一个存储器单元MC包括磁阻效应元件(磁性隧道功能(MTJ)元件)11a和选择晶体管11b。选择晶体管11b例如由N沟道MOSFET形成。MTJ元件11a的一端连接到位线BL，并且其另一端连接到选择晶体管11b的漏极(源极)。选择晶体管11b的栅极连接到字线WL，并且其源极(漏极)连接到源极线SL。感测放大器/写入驱动器12被布置在存储器单元阵列11的位线延伸位置处。感测放大器/写入驱动器12包括感测放大器和写入驱动器。感测放大器连接到位线BL，并且检测流过连接到所选择的字线WL的存储器单元MC的电流，以读取存储在存储器单元MC中的数据。写入驱动器连接到位线BL和源极线SL，并且向连接到所选择的字线WL的存储器单元MC提供电流，以将数据写入存储器单元MC中。感测放大器/写入驱动器12基于来自内部控制器120的控制信号来控制位线BL和源极线SL。经由页缓冲器13执行感测放大器/写入驱动器12与数据线DQ之间的数据交换。页缓冲器13临时保持从存本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括：第一存储体，其包括第一存储器单元组，并且在接收到第一命令时将数据写入所述第一存储器单元组；第二存储体，其包括第二存储器单元组，并且在接收到所述第一命令时将数据写入所述第二存储器单元组；以及延迟控制器，其在接收到第二命令时发出针对所述第一存储体的所述第一命令，并且在至少第一时段的间隔之后发出针对所述第二存储体的所述第一命令。

【技术特征摘要】
2016.03.17 US 62/309837;2016.09.13 US 15/2645451.一种半导体存储装置，包括：第一存储体，其包括第一存储器单元组，并且在接收到第一命令时将数据写入所述第一存储器单元组；第二存储体，其包括第二存储器单元组，并且在接收到所述第一命令时将数据写入所述第二存储器单元组；以及延迟控制器，其在接收到第二命令时发出针对所述第一存储体的所述第一命令，并且在至少第一时段的间隔之后发出针对所述第二存储体的所述第一命令。2.根据权利要求1所述的半导体存储装置，其中所述第一存储体进一步包括第一缓冲部，在接收到第三命令时，所述第一存储体将数据存储在所述第一缓冲部中，在接收到所述第一命令时，所述第一存储体将存储在所述第一缓冲部中的数据写入所述第一存储器单元组，所述第二存储体进一步包括第二缓冲部，在接收到所述第三命令时，所述第二存储体将数据存储在所述第二缓冲部中，以及在接收到所述第一命令时，所述第二存储体将存储在所述第二缓冲部中的数据写入所述第二存储器单元组。3.根据权利要求1所述的半导体存储装置，其中在接收到所述第一命令时，所述第一存储体将数据写入所述第一存储器单元组，并且然后复位所述第一存储体；以及在接收到所述第一命令时，所述第二存储体将数据写入所述第二存储器单元组，并且然后复位所述第二存储体。4.根据权利要求1所述的半导体存储装置，其中所述第一存储器单元组和所述第二存储器单元组包括能够保持数据的电阻变化元件。5.根据权利要求1所述的半导体存储装置，其中所述第一存储器单元组和所述第二存储器单元组是磁阻随机存取存储器(MRAM)、相变随机存取存储器(PCRAM)以及电阻随机存取存储器(ReRAM)中的一种。6.一种存储器系统，包括：存储器装置，其包括第一存储体，所述第一存储体包括第一存储器单元组，并且在接收到第一命令时将数据写入所述第一存储器单元组；以及控制器，其发出用于所述存储器装置的第二命令以向所述存储器装置传送数据，发出用于所述存储器装置的所述第一命令以将所述数据写入所述第一存储器单元组，并且在至少第一时段的间隔之后发出下一个第一命令。7.根据权利要求6所述的存储器系统，其中所述第一存储体进一步包括第一缓冲部，在接收到所述第二命令时，所述第一存储体将数据保持在所述第一缓冲部中，以及在接收到所述第一命令时，所述第一存储体将保持在所述第一缓冲部中的数据写入所述第一存储器单元组。8.根据权利要求6所述的存储器系统，其中在接收到所述第一命令时，所述第一存储体在将数据写入所述第一存储器单元组之后复位所述第一存储体。9.根据权利要求6所述的存储器系统，其中所述存储器装置进一步包括第二存储体，所述第二存储体包括第二存储器单元组，并且在接收到所述第一命令时将数据写入所述第二存储器单元组，以及所述控制器在至少第一时段的间隔之后发出针对所述第一存储体或所述第二存储体的所述第一命令。10.根据权利要求9...

【专利技术属性】
技术研发人员：松冈史宜，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP