LDMOS晶体管制造技术

一种MOS晶体管，包括：衬底、第一区域、第二区域、源极区、漏极区、有源栅极堆叠件和伪栅极堆叠件。衬底具有第一导电性。具有第一导电性的第一区域形成在衬底中。具有第二导电性的第二区域形成在衬底中并且与第一区域相邻。具有第二导电性的源极区形成在第一区域中。具有第二导电性的漏极区形成在第二区域中。有源栅极堆叠件设置在第一区域上。伪栅极堆叠件设置在第二区域上，并且伪栅极堆叠件电连接至可变电压。本发明专利技术实施例涉及LDMOS晶体管。

LDMOS transistor

An MOS transistor includes a substrate, a first region, a second region, a source region, a drain region, an active gate stack, and a pseudo gate stack. The substrate has a first conductivity. A first region having a first conductivity is formed in the substrate. A second region having a second conductivity is formed in the substrate and adjacent to the first region. A source region having a second conductivity is formed in the first region. A drain region having a second conductivity is formed in the second region. The active gate stack is disposed on the first region. The pseudo gate stack is disposed on the second region, and the pseudo gate stack is electrically connected to the variable voltage. Embodiments of the present invention relate to LDMOS transistors.

【技术实现步骤摘要】

本专利技术实施例涉及LDMOS晶体管。
技术介绍
MOSFET是电压控制的器件。当大于MOSFET的阈值的控制电压被施加到MOSFET的栅极时，在MOSFET的漏极和源极之间建立导电沟道。另一方面，当控制电压低于MOSFET的阈值时，MOSFET相应地截止。目前，MOSFET被分为三个亚类，平面MOSFET、横向双扩散的MOS(LDMOS)FET和垂直双扩散的MOSFET。与其他MOSFET器件相比，由于LDMOS的不对称结构在LDMOS的漏极和源极之间提供短沟道，因此LDMOS能够在单位面积上传送更多的电流。为了提高LDMOS的击穿电压，LDMOS的栅极多晶硅可以被扩展以制造与LDMOS的漂移区的重叠。这种重叠作为场板以保持LDMOS的击穿电压。
技术实现思路
根据本专利技术的一些实施例，提供了一种MOS晶体管，包括：第一导电性的衬底；第一导电性的第一区域，形成在所述衬底中；第二导电性的第二区域，形成在所述衬底中，所述第二区域与所述第一区域相邻；第二导电性的源极区，形成在所述第一区域中；第二导电性的漏极区，形成在所述第二区域中；有源栅极堆叠件，设置在所述第一区域上；以及伪栅极堆叠件，设置在所述第二区域上，所述伪栅极堆叠件电连接至可变电压。根据本专利技术的另一些实施例，还提供了一种MOS晶体管，包括：第一导电性的衬底；第一导电性的第一区域，形成在所述衬底中；第二导电性的第二区域，形成在所述衬底中，所述第二区域与所述第一区域相邻；第一导电性的第三区域，形成在所述衬底中，所述第三区域与所述第二区域相邻；第二导电性的第一源极区，位于所述第一区域中；第二导电性的漏极区，位于所述第二区域中；第二导电性的第二源极区，位于所述第三区域中；第一有源栅极堆叠件，设置在所述第一区域上；第二有源栅极堆叠件，设置在所述第三区域上；第一伪栅极堆叠件，设置在所述第一源极区域和所述漏极区域之间的所述第二区域上，所述第一伪栅极堆叠件电连接至所述第一可变电压；以及第二伪栅极堆叠件，设置在所述第二有源区域和所述漏极区域之间的所述第二区域上，所述第二伪栅极堆叠件电连接至第二可变电压。根据本专利技术的又一些实施例，还提供了一种MOS晶体管，包括：第一导电性的衬底；第二导电性的源极区，形成在所述衬底中；第二导电性的漏极区，形成在所述衬底中，所述源极区域和所述漏极区域彼此分离；第一导电性的沟道区，形成在所述衬底中并且位于所述源极区和所述漏极区之间；第二导电性的扩展的漂移区，形成在所述衬底中和所述漏极区周围；有源栅极堆叠件，设置在所述沟道区上；以及伪栅极堆叠件，设置在所述扩展的漂移区上，所述伪栅极堆叠件电连接至可变电压。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1是根据一些实施例的LDMOS晶体管的顶视图。图2是根据一些实施例的LDMOS晶体管的截面图。图3是根据一些实施例的具有接触结构的LDMOS晶体管的顶视图。图4是根据一些实施例的具有接触结构的LDMOS晶体管的截面图。图5是根据一些实施例的LDMOS晶体管的截面图。图6是根据一些实施例的LDMOS晶体管的顶视图。图7是根据一些实施例的LDMOS晶体管的截面图。图8是根据一些实施例的具有接触结构的LDMOS晶体管的顶视图。图9是根据一些实施例的具有接触结构的LDMOS晶体管的截面图。图10是根据一些实施例的LDMOS晶体管的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在...之下”、“在...下方”、“向下”、“在...之上”和“向上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。将在特定的语境中结合一些实施例来描述本专利技术，高压横向双扩散金属氧化物半导体(LDMOS)晶体管。本专利技术的实施例也可以应用于各种金属氧化物半导体场效应晶体管(MOSFET)。根据本专利技术的一个实施例，第一导电性是p型，第二导电性是n型。根据本专利技术的另一个实施例，第一导电性是n型，第二导电性是p型。图1是根据一些实施例的LDMOS晶体管的顶视图并且图2是根据图1的LDMOS晶体管的截面图。参考图1和图2，LDMOS包括衬底102、第一区域106、第二区域108、源极区域112、漏极区域114、有源栅极堆叠件120，和伪栅极堆叠件122。在一些实施例中，LDMOS还包括隔离件104。衬底102包括晶体硅衬底(例如，晶圆)。在一些可选实施例中，该衬底102可以由一些其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟、或磷化铟；或适当的合金半导体，诸如碳化硅锗，磷砷化镓或磷铟化镓制成。衬底102可以是配置为用于n型LDMOS的p型衬底或者配置为用于p型LDMOS的n型衬底。在一些实施例中，衬底102可以掺杂为具有p型掺杂剂，诸如硼或BF2；或n型掺杂剂，诸如磷或砷。为了说明本专利技术，在图中绘制n型LDMOS作为实例，用于n型LDMOS的衬底102是p型衬底，并且本专利技术不限制于此。在衬底102中形成第一区域106。根据一些实施例，第一区域106是通过注入诸如硼、镓、铝、铟、它们的组合等的p型掺杂材料形成的。在一个实施例中，可以注入诸如硼的p型材料至约1015/cm3至1018/cm3的掺杂密度。第一区域106可以是P区域，并且可以称为沟道区。第二区域108形成在衬底102中，并与第一区域106相邻。根据一些实施例，通过注入诸如磷、砷、氮、锑、它们的组合等的n型掺杂材料来形成第二区域108。在一个实施例中，可以注入诸如磷的n型材料至约1015/cm3至1018/cm3的掺杂密度。第二区域108可以是N区域，并且可以称为扩展的漂移区域。在第一区域106中形成源极区域112。在一个实施例中，可以通过以在约1019/cm3至约1020/cm3之间的浓度注入诸如磷的n型掺杂剂形成源极区域112。源极区域112可以是N+区域。在第二区域108中形成漏极区域114。在一个实施例中，可以通过以在约1019/cm3至约1020/cm3之间的浓度注入诸如磷的n型掺杂剂形成漏极区域114。漏极区域114也可以是N+区域。隔离件104用于隔离有源极区域，以防止泄漏电流在相邻的有源极区域之间流动。隔离件104可包括氧化硅、氮化硅、氮氧化硅，本文档来自技高网...

【技术保护点】
一种MOS晶体管，包括：第一导电性的衬底；第一导电性的第一区域，形成在所述衬底中；第二导电性的第二区域，形成在所述衬底中，所述第二区域与所述第一区域相邻；第二导电性的源极区，形成在所述第一区域中；第二导电性的漏极区，形成在所述第二区域中；有源栅极堆叠件，设置在所述第一区域上；以及伪栅极堆叠件，设置在所述第二区域上，所述伪栅极堆叠件电连接至可变电压。

【技术特征摘要】
2016.02.25 US 15/054,0781.一种MOS晶体管，包括：第一导电性的衬底；第一导电性的第一区域，形成在所述衬底中；第二导电性的第二区域，形成在所述衬底中，所...

【专利技术属性】
技术研发人员：吴俊庆，王柏仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71