多芯片的封装结构制造技术

本发明专利技术公开了一种多芯片的封装结构，包括：多个芯片；基板，用于为多个芯片提供放置位，基板上刻穿有窗口；多个芯片堆叠于窗口的两侧；各个芯片的焊垫位于窗口的投影范围内。通过本发明专利技术，可以对各个芯片进行三维堆叠时增加封装密度，改善芯片堆叠的稳定性能。

Multi chip packaging structure

The invention discloses a multi chip packaging structure includes a plurality of chips; substrate, used to provide the place for multiple chips, a window cut through the substrate; a plurality of chips stacked on both sides of the window; the range of projection pad of each chip is located within the window. The invention can increase the packing density and improve the stability of the chip stacking when the chips are stacked on a three-dimensional basis.

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体涉及一种多芯片的封装结构。
技术介绍
全球终端电子产品不断朝轻薄短小、多功能、低功耗的发展趋势下，能够整合上述特性的系统级封装(SysteminPackage，SiP)技术逐渐受到重视。SiP已经成为重要的先进封装和系统集成技术，是电子产品小型化和多功能化的重要技术路线，在微电子和电子制造领域具有广阔的应用市场和发展前景。传统的芯片三维堆叠大部分为芯片在基板正面做堆叠，完成相应的焊线塑封工艺，芯片的焊垫(焊线焊接点)在单边或者多边，一般而言，在芯片上的焊垫所在区域不做堆叠，以避免堆叠时对焊线造成破坏或者短路。现有技术中，在对芯片堆叠时，为避免焊垫区域被堆叠，通常位于上层的芯片面积小于下层芯片面积，这会导致在多层芯片堆叠时，位于上层的芯片因面积过小而出现IO接口数量不足的情况，并且，由于各层芯片大小不一，使得在堆叠过程中，容易导致各层芯片之间受力不均，造成堆叠的芯片不稳定；现有技术中，为了确保各个芯片的面积，也对各个芯片进行平铺，然而，这增加了基板的平面面积。此外，在对各个芯片进行三维堆叠时也会产生焊线过长、紊乱的问题。因此，如何增加封装密度，改善芯片堆本文档来自技高网...

【技术保护点】
一种多芯片的封装结构，其特征在于，包括：多个芯片；基板，用于为所述多个芯片提供放置位，所述基板上刻穿有窗口；所述多个芯片堆叠于所述窗口的两侧；各个芯片的焊垫位于所述窗口的投影范围内。

【技术特征摘要】
1.一种多芯片的封装结构，其特征在于，包括：多个芯片；基板，用于为所述多个芯片提供放置位，所述基板上刻穿有窗口；所述多个芯片堆叠于所述窗口的两侧；各个芯片的焊垫位于所述窗口的投影范围内。2.如权利要求1所述多芯片的封装结构，其特征在于，所述多个芯片位于所述基板的同一侧。3.如权利要求1所述多芯片的封装结构，其特征在于，所述多个芯片的数目为偶数个，所述多个芯片对称分布在所述窗口的两侧。4.如权利要求1所述的多芯片的封装结构，其特征在于，所述多个芯片的数目为2N+1个，其中，N为正整数，所述多个芯片中的第1个至2N个芯片对称分布在所述窗口的两侧并形成小于所述窗口的缝隙；第2N+1个...

【专利技术属性】
技术研发人员：金国庆，
申请(专利权)人：华进半导体封装先导技术研发中心有限公司，
类型：发明
国别省市：江苏;32