半导体功率元件制造技术

本发明专利技术公开一种半导体功率元件，包含：基板；主动区，具有凹陷区，位于基板上方；第一导电型半导体层，位于凹陷区上方，不与凹陷区相互重叠；栅极，位于该主动区上方，部分设置于凹陷区中；一介电层，位于主动区与栅极之间；以及二维电子气，形成于主动区之中。

【技术实现步骤摘要】
半导体功率元件
本专利技术涉及一种半导体元件，更具体而言，是涉及一种半导体功率元件。
技术介绍
近几年来，由于高频及高功率产品的需求与日俱增，以氮化镓为材料的半导体功率元件，如氮化铝镓-氮化镓(AlGaN/GaN)，因具高速电子迁移率、可达到非常快速的切换速度、可于高频、高功率及高温工作环境下操作的元件特性，故广泛应用在电源供应器(powersupply)、DC/DC整流器(DC/DCconverter)、DC/AC换流器(AC/DCinverter)以及工业运用，其领域包含电子产品、不断电系统、汽车、马达、风力发电等。
技术实现思路
本专利技术是关于一种半导体功率元件，包含一基板；一主动区具有一凹陷区，位于基板上方；一第一导电型半导体层位于主动区上方，不与该凹陷区相互重叠；一栅极位于主动区上方，部分设置于凹陷区中；一介电层位于主动区以及栅极之间；以及一二维电子气形成于主动区之中。为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。附图说明图1为本专利技术第一实施例的半导体功率元件的上视图；图2A为本专利技术第二实施例的半导体单元的局部放大上视示意图；图2B为图2A沿剖线FF的剖面示意图；图2C为图2A中透视保护层及栅极的示意图；图3A～图3F为本专利技术第二实施例的半导体单元制作流程图；图4为本专利技术第二实施例中半导体单元的开启状态示意图；图5A为本专利技术第三实施例的半导体单元的局部放大上视示意图；图5B为图5A中透视保护层及栅极的示意图；图5C为图5A沿剖线HH的剖面示意图；及图6为本专利技术第四实施例的半导体单元示意图。符号说明1、2、3、5半导体单元100、300、500主动区101、301、501基板102、302、502成核层103、303、503缓冲结构1031、3031、5031第一半导体叠层1032、3032、5032第二半导体叠层104、304、504通道层105、305,、505阻障层1051、3051、5051第一上表面106、106A、106B第一导电型半导体层306、506第一导电型半导体层1061A、3061、5061第一侧边1062A、3062、5062第二上表面1061B、5063第二侧边1062B第三上表面107、307、507介电层108、308、508源极109、309、509漏极5091、5101侧边110、310、510栅极111、311、511保护层1415、3435、5455界面2DEG二维电子气R凹陷区RW1第一侧壁RW2第二侧壁B底部D深度T厚度L1第一长度L2第二长度S半导体功率元件S108源极垫S109漏极垫S110栅极垫具体实施方式以下实施例将伴随着附图说明本专利技术的概念，在附图或说明中，相似或相同的部分使用相同的标号，并且在附图中，元件的形状或厚度可扩大或缩小。需特别注意的是，图中未绘示或描述的元件，可以是熟悉此技术的人士所知的形式。请参阅图1为本专利技术第一实施例的半导体功率元件S的上视图。半导体功率元件S例如为三端点的元件。在本实施例中，半导体功率元件S包含源极垫S108、漏极垫S109、栅极垫S110和至少一个半导体单元1。半导体单元1例如是场效晶体管(FET)，具体来说可以是高电子迁移率晶体管(HEMT)。在第一实施例中，半导体单元1包括与源极垫S108电连接的源极108、与漏极垫S109电连接的漏极109、与栅极垫S110电连接的栅极110，以及半导体叠层(未标示)，叠层的材料、位置与外观设计可依实际的需求而做调整。此外，半导体功率元件S所包含的至少一半导体单元1可被以下实施例中的半导体单元所取代，而半导体单元1的局部区域E也将于以下实施例中描述其细部结构。请参阅图2A至图2C所示本专利技术第二实施例的半导体单元2。在本实施例中，半导体单元2可以用于取代图1的半导体单元1以形成半导体功率元件S。为了清楚说明半导体单元2的细部结构，图2A为半导体单元2的局部放大上视示意图，放大位置如图1的区域E所示；图2B为图2A沿剖线FF的剖面示意图。半导体单元2例如为常关型晶体管(EnhancementModeDevice,E-Mode)，包括基板101、成核层102、缓冲结构103、主动区100、第一导电型半导体层106A、106B、凹陷区R、介电层107、源极108、漏极109、栅极110以及保护层111覆盖源极108、漏极109、栅极110及部分主动区100。在本实施例中，缓冲结构103包含第一半导体叠层1031以及第二半导体叠层1032；主动区100包含通道层104以及阻障层105，靠近通道层104与阻障层105之间的界面1415处形成一二维电子气(2DEG)。图2C为图2A中透视保护层111及栅极110的上视示意图，其中第一导电型半导体层106A、106B位于凹陷区R的两侧，且不与凹陷区R相互重叠。图3A～图3F所示本专利技术第二实施例的半导体单元2的制作流程图。参照图3A，首先在基板101上方以外延方式依序成长成核层102、包含第一半导体叠层1031以及第二半导体叠层1032的缓冲结构103、包含通道层104以及阻障层105的主动区100以及第一导电型半导体层106。参照图3B，通过蚀刻方式移除部分的第一导电型半导体层106，以及自主动区100，也就是阻障层105的第一上表面1051向下蚀刻形成一凹陷区R，保留位于凹陷区R两侧的第一导电型半导体层106A、106B。参照第3C～3D图，以物理气相沉积方式(PhysicalVaporDeposition，PVD)于阻障层105上方形成源极108以及漏极109；接着利用化学气相沉积方式(ChemicalVaporDeposition，CVD)于凹陷区R及第一导电型半导体层106A、106B上方形成介电层107。参照图3E～图3F，再次利用物理气相沉积方式于介电层107上方形成栅极110；接着以化学气相沉积方式形成保护层111以覆盖源极108、漏极109、栅极110以及阻障层105的第一上表面1051。在本实施例中基板101可为导电基板或者绝缘基板，当基板101为导电基板时，基板101的材料可以是硅(Si)、碳化硅(SiC)、氮化镓(GaN)；当基板101为绝缘基板时，基板10的材料可以是蓝宝石(sapphire)。在本实施例中，基板101例如为硅基板，厚度约为600～1200um，当后续形成本实施例所述的半导体功率元件S时，须利用抛光研磨法或化学机械研磨法(ChemicalMechanicalPolishing/Planarization,CMP)将厚度600μm～1200μm的基板101磨薄成为300μm～10μm的基板101，以符合后段制作工艺的封装尺寸，并提升封装元件的散热性能，或通过完全或部分移除基板，以减少元件的漏电路径，达到降低漏电的效果。成核层102以外延方式成长于基板101上方，外延方式包含金属有机物化学气相外延法(metal-organicchemicalvapordeposition,MOCVD)或分子束外延法(molecular-beamepitaxy,MBE)或氢化物气相外延法(hydridevaporphaseepitaxy,HVPE)，成核层本文档来自技高网...

【技术保护点】
一种半导体功率元件，包含：基板；主动区，具有一凹陷区，位于该基板上方；第一导电型半导体层，位于该凹陷区上方，不与该凹陷区相互重叠；栅极，位于该主动区上方，部分设置于该凹陷区中；介电层，位于该主动区与该栅极之间；以及二维电子气，形成于该主动区之中。

【技术特征摘要】
2015.10.28 TW 1041353491.一种半导体功率元件，包含：基板；主动区，具有一凹陷区，位于该基板上方；第一导电型半导体层，位于该凹陷区上方，不与该凹陷区相互重叠；栅极，位于该主动区上方，部分设置于该凹陷区中；介电层，位于该主动区与该栅极之间；以及二维电子气，形成于该主动区之中。2.如权利要求1所述的半导体功率元件，该第一导电型半导体层是一p型导电型半导体层，具有一载流子浓度大于1E16cm-3，且小于1E18cm-3。3.如权利要求1所述的半导体功率元件，其中该主动区包括通道层以及阻障层，该二维电子气形成靠近该通道层与该主障层间的一界面。4.如权利要求1所述的半导体功率元件，其中该介电层位于该第一导电型半导体层以及该栅极电极之间，且设置于该凹陷区中。5.如权利要求1所述的半导体功率元件，其中该凹陷区具有一...

【专利技术属性】
技术研发人员：林奕志，
申请(专利权)人：晶元光电股份有限公司，
类型：发明
国别省市：中国台湾,71