一种半导体器件及其制备方法技术

本发明专利技术涉及半导体及半导体制备技术领域，具体而言，涉及一种半导体器件及其制备方法。所述半导体器件包括：衬底、位于所述衬底一侧的缓冲层、位于所述缓冲层远离所述衬底一侧的沟道层，以及位于所述沟道层远离所述缓冲层一侧的势垒层。其中，所述缓冲层包括位于所述衬底一侧且含有掺杂杂质的高阻缓冲层，所述高阻缓冲层包括刻蚀掉富集于所述高阻缓冲层远离所述衬底一侧的掺杂杂质后形成的刻蚀区。在本发明专利技术提供的半导体器件，通过对含有掺杂杂质的高阻缓冲层表面进行刻蚀，解决了掺杂杂质在高阻缓冲层一侧的表面生长的非掺杂沟道层中的拖尾效应，抑制了半导体器件特性退化。

【技术实现步骤摘要】
一种半导体器件及其制备方法
本专利技术涉及半导体及半导体制备
，具体而言，涉及一种半导体器件及其制备方法。
技术介绍
半导体材料GaN由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点。在电子器件方面，GaN材料比Si和GaAs更适合于制备高温、高频、高压和大功率器件，因此GaN基电子器件具有很好的应用前景。在横向器件中，为了抑制缓冲层泄漏电流，得到较好的器件开关特性，要求GaN缓冲层半绝缘或者高阻。在垂直器件中，为了更好的限制电流需要，同样要求GaN缓冲层半绝缘或者高阻。要获得高阻氮化物材料，一种方法是生长本征材料，费米能级位于禁带中央；另一种方法是采用补偿的办法减小背景电子浓度，使费米能级接近中央。对GaN材料来说，生长本征材料，工艺上极难实现，分子束外延(MolecularBeamEpitaxy，MBE)和有机金属化学汽相淀积(MetalOrganicChemicalVaporDeposition，MOCVD)工艺生长的非故意掺杂GaN薄膜一般为N型，背景电子浓度很高，所以只能采用补偿的方法降低背景电子浓度，得到高阻GaN外延材料。常用的方法有：通过引入高密度的穿透位错，这些位错能够形成陷阱，俘获背景电子或者控制生长条件实现高浓度C掺杂，C杂质在GaN体内替代N原子作为受主杂质，补偿一部分由氧杂质引入的背景电子。但是高密度位错对于生长在GaN高阻层之上的外延层通常是不希望看到的，不仅仅会直接影响输运特性，而且会影响表面形貌以及异质结构界面的粗糙度，另外还可能使器件可靠性降低。此外，实现高浓度C掺杂需要低压、低温等生长条件，通常也会引入大量位错。因此，通过向GaN体内掺入补偿性的杂质形成稳定受主无疑是一种好的选择，这种杂质要么能够在GaN内部形成空穴，中和多余的电子，要么就是能够在GaN体内形成深能级陷阱，俘获背景电子。通过掺杂引入受主杂质，例如Fe和Mg。由于Mg的激活效率远低于Fe，因此最常用的掺杂杂质为Fe。Fe在GaN中形成深受主能级成为电子陷阱，可以补偿未掺杂生长的GaN中的自由电子形成半绝缘材料。在生长Fe掺杂GaN高阻缓冲层生长过程中Fe原子具有很强的驱动力替代Ga原子在表面富集。Fe源关闭后，开始生长非掺杂GaN沟道层时富集在表面的Fe一部分并入晶格一部分继续偏析到表面，随着厚度增加Fe掺杂浓度逐渐降低，即Fe在非掺杂GaN沟道层中的拖尾效应。在停止Fe源(浓度2E18cm-3)通入腔体后，至少需要继续生长厚度为1.2μm的uGaN将Fe掺杂浓度降至背景浓度(1E16cm-3)以下，不然，当Fe进入沟道层中形成深能级陷阱俘获电子将减少二维电子气(TwoDimensionalElectronGas，2DEG)浓度以及形成杂质散射降低迁移率。也就是说，缓冲层掺Fe最初针对改善器件的特性可能会与预期的结果相反，降低器件的特性。实现Fe掺杂高阻缓冲层，需要找到合适的方法来降低Fe掺杂拖尾效应给器件性能带来的影响。一种方法为调制掺杂，即高浓度Fe掺杂缓冲层靠近衬底侧，远离沟道层，中间通过非故意掺杂缓冲层厚度调节浓度，但是这部分非故意掺杂缓冲层并不能保持高阻的特性。在此基础上发展的通过Fe和C共掺的方法能够使非故意掺杂缓冲层保持高阻，即在Fe源关闭后，随着非故意掺杂缓冲层中Fe浓度缓慢下降的同时逐渐增加C掺杂浓度，但是如何实现Fe、C共掺浓度的精确控制是一大难题。另一种方法是设置阻挡层，阻挡Fe原子进入上层GaN沟道层，包括设置AlN阻挡层、低温GaN阻挡层等。但是，AlN晶格与缓冲层晶格失配产生较大的张应力，很难获得所希望厚度的没有裂纹的高质量AlN薄膜，而低温(900度)条件下生长的GaN阻挡层晶体质量同样较差，会引起器件性能的下降和可靠性问题。
技术实现思路
有鉴于此，本专利技术的目的在于，提供一种半导体器件及其制备方法，以解决上述问题。为实现上述目的，本专利技术提供如下技术方案：一种半导体器件，所述半导体器件包括：衬底；位于所述衬底一侧的缓冲层；位于所述缓冲层远离所述衬底一侧的沟道层；以及位于所述沟道层远离所述缓冲层一侧的势垒层；其中，所述缓冲层包括：位于所述衬底一侧且含有掺杂杂质的高阻缓冲层，所述高阻缓冲层包括刻蚀掉富集于所述高阻缓冲层远离所述衬底一侧的掺杂杂质后形成的刻蚀区。进一步地，所述缓冲层还包括：从所述高阻缓冲层远离所述衬底一侧的表面生长而成的外延层，所述外延层填充于所述刻蚀区，或所述外延层填充于所述刻蚀区并覆盖所述高阻缓冲层远离所述衬底一侧的表面。进一步地，所述刻蚀区的刻蚀深度在5nm至50nm之间，所述外延层的厚度在50nm至500nm之间。进一步地，所述高阻缓冲层的厚度在0.5μm至2μm之间。进一步地，所述掺杂杂质为Fe，所述Fe的浓度在1E17cm-3至2E20cm-3之间。进一步地，所述外延层由氮化物材料生长而成，该氮化物材料包括GaN、AlN、InAlN、AlGaN、InAlGaN中的至少一种。进一步地，所述半导体器件还包括位于所述衬底和高阻缓冲层之间的成核层。进一步地，所述半导体器件还包括位于所述势垒层远离所述沟道层一侧的帽层。本专利技术还提供一种半导体器件的制备方法，所述半导体器件的制备方法包括：提供一衬底；在衬底一侧形成含有掺杂杂质的高阻缓冲层；对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区；在位于外延层远离衬底一侧形成沟道层；在位于沟道层远离外延层一侧形成势垒层。进一步地，对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤之后，所述方法还包括：从所述高阻缓冲层的刻蚀区一侧生长形成外延层，使所述外延层填充于所述刻蚀区，或使所述外延层填充于所述刻蚀区并覆盖所述高阻缓冲层远离所述衬底一侧的表面；进一步地，在衬底一侧形成含有掺杂杂质的高阻缓冲层的步骤之前，所述方法还包括：在衬底一侧形成成核层，所述成核层位于所述衬底和高阻缓冲层之间；在位于沟道层远离外延层一侧形成势垒层之后，所述半导体器件的制备方法的步骤还包括：在势垒层远离所述沟道层一侧形成帽层。进一步地，所述在衬底一侧形成含有掺杂杂质的高阻缓冲层的步骤，包括：向制备炉反应腔室内通入NH3、TMGa和CP2Fe源，生长形成高阻缓冲层，其中，Fe的浓度在1E17cm-3至2E20cm-3之间，生长温度在900℃至1100℃之间；高阻缓冲层生长形成之后，关闭TMGa和CP2Fe源，并对所述高阻缓冲层进行降温。进一步地，所述对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤，包括：向制备炉反应腔室通入HCl和N2气体，对高阻缓冲层表面进行刻蚀形成刻蚀区，所述刻蚀区深度在5nm至50nm之间，其中，HCl气体和N2气体的摩尔量之比在0.001至1之间，反应腔室的压力在100Torr至760Torr之间；刻蚀区刻蚀形成之后，关闭HCl和N2源，向制备炉反应腔室通入NH3和H2气体，并将温度控制在900℃至1100℃之间。进一步地，所述对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤，包括：将所述高阻缓冲层放入感应耦合等离子体反应腔室内，并向所述感应耦合等离子体反应腔室内通本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：衬底；位于所述衬底一侧的缓冲层；位于所述缓冲层远离所述衬底一侧的沟道层；以及位于所述沟道层远离所述缓冲层一侧的势垒层；其中，所述缓冲层包括：位于所述衬底一侧且含有掺杂杂质的高阻缓冲层，所述高阻缓冲层包括刻蚀掉富集于所述高阻缓冲层远离所述衬底一侧的掺杂杂质后形成的刻蚀区。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；位于所述衬底一侧的缓冲层；位于所述缓冲层远离所述衬底一侧的沟道层；以及位于所述沟道层远离所述缓冲层一侧的势垒层；其中，所述缓冲层包括：位于所述衬底一侧且含有掺杂杂质的高阻缓冲层，所述高阻缓冲层包括刻蚀掉富集于所述高阻缓冲层远离所述衬底一侧的掺杂杂质后形成的刻蚀区。2.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层还包括：从所述高阻缓冲层远离所述衬底一侧的表面生长而成的外延层，所述外延层填充于所述刻蚀区，或所述外延层填充于所述刻蚀区并覆盖所述高阻缓冲层远离所述衬底一侧的表面。3.根据权利要求2所述的半导体器件，其特征在于，所述刻蚀区的刻蚀深度在5nm至50nm之间，所述外延层的厚度在50nm至500nm之间。4.根据权利要求1-3任意一项所述的半导体器件，其特征在于，所述高阻缓冲层的厚度在0.5μm至2μm之间。5.根据权利要求1-3任意一项所述的半导体器件，其特征在于，所述掺杂杂质为Fe，所述Fe的浓度在1E17cm-3至2E20cm-3之间。6.根据权利要求1-3任意一项所述的半导体器件，其特征在于，所述外延层由氮化物材料生长而成，所述氮化物材料包括GaN、AlN、InAlN、AlGaN、InAlGaN中的至少一种。7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述衬底和高阻缓冲层之间的成核层。8.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述势垒层远离所述沟道层一侧的帽层。9.一种半导体器件的制备方法，其特征在于，所述方法包括：提供一衬底；在衬底一侧形成含有掺杂杂质的高阻缓冲层；对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区；在位于外延层远离衬底一侧形成沟道层；在位于沟道层远离外延层一侧形成势垒层。10.根据权利要求9所述的半导体器件的制备方法，其特征在于，对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤之后，所述方法还包括：从所述高阻缓冲层的刻蚀区一侧生长形成外延层，使所述外延层填充于所述刻蚀区，或使所述外延层填充于所述刻蚀区并覆盖所述高阻缓冲层远离所述衬底一侧的表面。11.根据权利要求9或10所述的半导体器件的制备方法，其特...

【专利技术属性】
技术研发人员：周文龙，
申请(专利权)人：苏州能讯高能半导体有限公司，
类型：发明
国别省市：江苏,32