一种具有槽形结构的应变NLDMOS器件制造技术

本发明专利技术涉及半导体技术，特别涉及一种具有槽形结构的N型横向扩散金属氧化物半导体场效应晶体管(NLDMOS)。本发明专利技术采用了压应变氮化硅膜作为N型LDMOS的应力源，并在源区与沟道衬底重掺杂区之间和漂移区各设一个槽形结构，使得沟道内应力反转；实现了只需要用压应变氮化硅膜就能提升NLDMOS器件的性能，从而在CMOS集成电路中可以使用一种压应变氮化硅膜技术同时提升NLDMOS和PMOS的性能，避开了DSL工艺，大大降低了工艺难度，简化了工艺步骤，这将有利NLDMOS与PMOS集成。

【技术实现步骤摘要】
一种具有槽形结构的应变NLDMOS器件
本专利技术涉及半导体技术，特别涉及一种具有槽形结构的N型横向扩散金属氧化物半导体场效应晶体管(NLDMOS)。
技术介绍
目前功率集成电路的集成度不断提高，也促进功率开关模块及其相关技术的飞速发展，随着工作频率越来越高，其对电路及器件工作频率的要求越来越高。在射频功率器件中，LDMOS(横向扩散金属氧化物半导体场效应晶体管)器件相比其它功率器件，展现了高可靠性，高线性度等优良电学特性，以及与传统的CMOS工艺兼容的优点成为射频功率器件领域的研究热点，从而如何提高LDMOS器件的频率、导通电阻等电学特性成为业界关注的焦点。在射频功率器件中，LDMOS(横向扩散金属氧化物半导体场效应晶体管)器件发挥着重要的作用。对于LDMOS器件，降低器件的导通电阻，提高器件频率特性的方法主要有沟道工程。沟道工程即通过对器件沟道长度的缩短、沟道的改进提高沟道载流子迁移率，进而提高器件的跨导和驱动能力，从而提高器件频率。其中，提高沟道载流子迁移率的主要方法之一就是向沟道中引入应力。向沟道引入应力比较常见的方式有以下两种：氮化硅盖帽技术和应变弛豫锗硅缓冲层技术。其中，应变弛豫锗硅缓冲层技术首先在硅基衬底上生长一层较厚的渐变锗硅缓冲层，锗组分的含量从零逐渐增加，再在渐变锗硅缓冲层上外延弛豫锗硅层，最后在弛豫锗硅层上制作应变层，而禁带宽度较窄的锗硅层在漂移区时其临界击穿电场较低，从而会导致漂移区可承受耐压降低，导致LDMOS击穿电压降低；并且应变弛豫锗硅缓冲层技术工艺复杂，成本较高。氮化硅盖帽技术也称作接触刻蚀阻挡层(ContactEtchStopLayer，CESL)技术，其工艺较为简单，采用化学气相淀积(CVD)工艺在器件表面淀积一层氮化硅应力膜向器件引入应力。传统LDMOS器件如图1所示，作为一种NMOS器件，可通过覆盖张应变氮化硅膜以获得对电子迁移率有利的张应变沟道，但这种方式将会向漂移区中引入压应力；覆盖张应变氮化硅膜的传统LDMOS器件表面应力分布如图2所示，漂移区引入与沟道相反性质的应力，使得漂移区和沟道区只有一个区域载流子迁移率能够获得有效提升，而另一个区域载流子迁移率不能获得有效提升甚至被降低，那么就无法有效的改善器件的跨导、输出电流以及导通电阻等特性。为改善沟道区和漂移区应力性质相反的情况，于是有文献(中国专利技术专利，201410430928.3)提出淀积两种性质的应变氮化硅膜，这两种性质的应变膜分别向沟道和漂移区引入张应力，使得两个区域的应力性质达到一致，改进了淀积一种应变膜带来的缺点，但是这种改善方法使得工艺变得复杂。另外，双应变氮化硅膜技术提升了器件的跨导、输出电流等特性，但是器件的耐压特性没有改善。目前已有一种利用槽形漂移区提高LDMOS器件耐压特性的技术，典型结构如图3所示，包括半导体衬底1，沟道掺杂区2，漂移区3，源区4，漏区5，栅介质6，栅7，沟道衬底重掺杂区8，侧墙9以及漂移区槽形结构，其中漂移区内的槽形结构增加了漂移区的有效长度从而提高了器件的耐压，但是该结构提高耐压的同时也增大了器件的导通电阻。如果发展一种应变结构使得拥有较高耐压的同时又能够有效的抑制导通电阻的增大，这将大大提高器件的性能。另一方面，在CMOS集成电路中，由于空穴迁移率一般低于电子迁移率，相同尺寸的NMOS和PMOS，PMOS的一些电学性能要比NMOS弱，PMOS性能构成集成电路性能瓶颈。常规的CESL技术下，PMOS需要覆盖压应变氮化硅膜以获得对空穴迁移率有利的压应变沟道，而NMOS需要覆盖张应变氮化硅膜以获得对电子迁移率有利的张应变沟道。作为一种NMOS器件，常规N型LDMOS需要覆盖张应变氮化硅膜以提升沟道电子迁移率，而压应变氮化硅膜反而会降低包括N型LDMOS在内的NMOS的性能，但是，对CMOS集成电路中的PMOS和NMOS分别覆盖压应变氮化硅膜和张应变氮化硅膜的DSL(双应力线)技术在工艺上有比较复杂，如果发展一种应变结构使得压应变氮化硅膜也可提高NLDMOS性能，这将有利NLDMOS与PMOS集成。
技术实现思路
针对上述存在问题或不足，本专利技术提供了一种具有槽形结构的应变NLDMOS器件。以提高器件的跨导、输出电流以及频率特性；且避开DSL工艺，简化工艺步骤，利于NLDMOS与PMOS集成。该具有槽形结构的应变NLDMOS器件，其结构如图4所示，包括半导体衬底、沟道掺杂区、漂移区、源区、漏区、栅介质、栅、沟道衬底重掺杂区、侧墙、轻掺杂漏区和压应变氮化硅膜。所述源区与沟道衬底重掺杂区之间和漂移区还各设有一个槽；且压应变氮化硅膜直接覆盖在槽的表面，两者之间不填充介质；槽的上表面到下表面的垂直距离大于漂移区厚度的一半，与栅的水平最小距离均不超过0.15μm；源区与沟道衬底重掺杂区之间的槽与源区相接。进一步的，所述槽为矩形、梯形或V形。进一步的，所述侧墙材料为氮化硅或二氧化硅，或采用无侧墙结构。进一步的，所述压应变刻蚀阻挡层即压应变氮化硅膜的厚度为10nm-300nm，且其厚度不超过槽口宽度的二分之一。进一步的，所述栅介质的材料为二氧化硅或高K介质；二氧化硅对应的栅为多晶硅栅，高K介质对应的栅为金属栅。进一步的，所述半导体衬底选用001晶向的硅衬底。在一般情况下，对于常规结构的CESL应变器件而言，PMOS需要覆盖压应变氮化硅膜以获得对空穴迁移率有利的压应变沟道，而NMOS需要覆盖张应变氮化硅膜以获得对电子迁移率有利的张应变沟道。作为一种NMOS器件，常规N型LDMOS需要覆盖张应变氮化硅膜以提升沟道电子迁移率。但与之不同的是，本专利技术采用了压应变氮化硅膜作为N型LDMOS的应力源，再利用槽型结构使得沟道内应力反转，由对电子迁移率不利的压应力转变为对电子迁移率有利的张应力，实现了只需要用压应变氮化硅膜就能提升本专利技术的槽形结构的LDMOS器件的性能，从而，在CMOS集成电路中可以使用一种压应变氮化硅膜技术同时提升LDMOS和PMOS的性能，避开了DSL工艺，大大降低了工艺难度，简化了工艺步骤，这将有利LDMOS与PMOS集成。传统LDMOS器件施加压应变氮化硅膜时其结构如图5所示，本专利技术槽形结构的应变NLDMOS器件沟道内的应力分布如图6所示。本专利技术槽形结构的应变NLDMOS在沟道实现了较大的张应力。对于淀积应变CESL的传统LDMOS器件而言，通常将应变CESL对沟道应力的贡献分为三部分：栅极上方部分、侧墙外侧部分及栅两侧部分。沟道应力被栅极两侧即源漏、漂移区区域上方的应变氮化硅膜所主导。该处的应变氮化硅膜通过其下方的物质向沟道传递应力。如果漂移区和源区外侧引入不填充介质的槽，器件将与槽外的区域在力学上相互隔离。这将改变器件结构的静力学平衡。当引入槽形结构时，沟道内的力学平衡发生改变使得沟道内压应力转变为张应力，从而沟道和漂移区的应力性质均为张应力，提高了器件整体的迁移率。其中，源端槽主要是配合漂移区槽使沟道表面应力完全反型，单独的漂移区槽只能是沟道内应力部分反型或者不反型，这样就达不到提升载流子迁移率的效果。综上所述，本专利技术提高了器件整体的迁移率，从而提高器件的跨导、输出电流以及频率特性；且避开了DSL工艺，简化了工艺步骤，有利NLDMOS与PMOS集成。附图说明图1为传统本文档来自技高网...

【技术保护点】
一种带槽形结构的应变NLDMOS器件，包括半导体衬底、沟道掺杂区、漂移区、源区、漏区、轻掺杂漏区、栅介质、栅、沟道衬底重掺杂区、侧墙和压应变氮化硅膜，其特征在于：所述源区与沟道衬底重掺杂区之间和漂移区还各设有一个槽；且压应变氮化硅膜直接覆盖在槽的表面，两者之间不填充介质；槽的上表面到下表面的垂直距离大于漂移区厚度的一半，与栅的水平最小距离均不超过0.15μm；源区与沟道衬底重掺杂区之间的槽与源区相接。

【技术特征摘要】
1.一种带槽形结构的应变NLDMOS器件，包括半导体衬底、沟道掺杂区、漂移区、源区、漏区、轻掺杂漏区、栅介质、栅、沟道衬底重掺杂区、侧墙和压应变氮化硅膜，其特征在于：所述源区与沟道衬底重掺杂区之间和漂移区还各设有一个槽；且压应变氮化硅膜直接覆盖在槽的表面，两者之间不填充介质；槽的上表面到下表面的垂直距离大于漂移区厚度的一半，与栅的水平最小距离均不超过0.15μm；源区与沟道衬底重掺杂区之间的槽与源区相接。2.如权利要求1所述带槽形结构的应变NLDMOS器件，其特征在于：所述槽为矩形、梯形或V形。3.如权利要求1所述带...

【专利技术属性】
技术研发人员：罗谦，檀长桂，孟思远，王向展，于奇，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51