具有电磁干扰屏蔽的电子封装体及相关联方法技术

一种电子封装体包括具有相反的第一表面和第二表面的衬底。多个导电区域在该衬底的该第一表面上并且包括至少一个边缘导电区域。多个导电凸块在该衬底的该第二表面上并且耦接于这些导电区域中的多个对应导电区域。集成电路(IC)由该衬底所承载。多条键合接线耦接在该IC与这些导电区域中的多个对应导电区域之间。包封材料在该IC以及该衬底的多个相邻部分之上。导电层在该包封材料上，并且至少一个导电体耦接在该至少一个边缘导电区域与该导电层之间。

【技术实现步骤摘要】
具有电磁干扰屏蔽的电子封装体及相关联方法
本披露涉及电子封装体，并且更具体地，本披露涉及一种在包封材料上具有导电层以用于电磁干扰(EMI)屏蔽的电子封装体。
技术介绍
电子器件通常使用电磁干扰(EMI)屏蔽来防止由操作环境中所存在的电磁场引起的对它们性能的破坏。一些电子器件包含围绕电子器件以形成电磁屏蔽的金属容器或“罐”，该金属容器或“罐”电性地连接至器件中的地线。这种屏蔽在EMI场到达器件之前对其进行衰减。其他EMI隔离系统使用配合于板装电子器件之上的金属板。包括集成电路(IC)的封装电子器件(如球栅阵列(BGA)电子封装体)可以包括在封装体上通过溅射或化学汽相沉积(CVD)而沉积的金属膜。这个金属膜电性地连接至接地导体层，如在IC下面延伸至封装体的壁以将IC与电磁干扰隔离开来。在另一个示例中，具有悬浮在流体载体中的金属颗粒的导电涂料被喷射到电子封装体(例如，球栅阵列封装体)的外部表面上。所喷射的导电涂料被固化以去除流体载体，留下金属膜涂覆到电子封装体的外部。多个沟槽被切入到表面中(如在包封材料中)，以便将导电涂料暴露于位于接地导体层处的接地导体电路。这个系统可能需要封装体中的延伸至封装体周边的接地导体层。针对电子封装体的其他EMI屏蔽系统使用从IC到封装体上的屏蔽层的接线键合。这些技术可能增加制造复杂性并提高成本。
技术实现思路
一种电子封装体包括具有相反的第一表面和第二表面的衬底。多个导电区域在该衬底的该第一表面上。该多个导电区域可以包括在该衬底的边缘处的至少一个边缘导电区域。多个导电凸块在该衬底的该第二表面上并且耦接于该多个导电区域中的多个对应导电区域。集成电路(IC)由该衬底所承载。多条键合接线耦接在该IC与该多个导电区域中的多个对应导电区域之间。包封材料在该IC以及该衬底的多个相邻部分之上。导电层在该包封材料上，并且至少一个导电体可以耦接在该至少一个边缘导电区域与该导电层之间。至少一个边缘导电区域可以包括在衬底上的接地迹线。电子封装体可以包括球栅阵列电子封装体。在包封材料上的导电层可以包括导电涂料。在包封材料上的导电层可以包括银涂层。银涂层可以具有从5微米到15微米的厚度。该至少一个导电体可以包括球形键合，并且在一个示例中包括多个球形键合。导电层可以具有不大于5欧姆每平方的电阻。一种形成电子封装体的方法可以包括：在衬底的第一表面上形成多个导电区域。该多个导电区域可以包括在该衬底的边缘处的至少一个边缘导电区域。该方法包括：在该至少一个边缘导电区域上形成至少一个导电体并且形成多个导电凸块，该多个导电凸块在该衬底的该第二表面上并且耦接至多个导电区域中的多个对应导电区域。该方法进一步包括：将多条键合接线耦接在由该衬底所承载的集成电路(IC)与该多个导电区域中的多个对应导电区域之间。该方法包括：在IC以及衬底的多个相邻部分之上形成包封材料，并且在包封材料上形成导电层，该导电层通过该至少一个导电体耦接到该至少一个边缘导电区域。附图说明其它特征和优势将从下面结合附图给出的详细描述中变得显而易见，在附图中：图1是电子封装体的截面图，示出了根据非限制性示例的耦接在至少一个边缘导电区域与导电层之间的导电体。图2是高级流程图，示出了根据非限制性示例的一种形成电子封装体的方法。图3是截面图，示出了根据非限制性示例在制造电子封装体过程中将IC附接到衬底。图4是截面图，示出了根据非限制性示例将至少一个导电体作为球形键合进行附接。图5是截面图，示出了根据非限制性示例在IC与多个导电区域的多个对应导电区域之间的接线键合。图6是截面图，示出了根据非限制性示例在IC和衬底之上的包封材料的模制。图7是截面图，示出了根据非限制性示例附接在衬底的第二表面上的导电凸块。图8是截面图，示出了根据非限制性示例将胶带安装在导电凸块之上以便用于与拾放设备一起使用。图9是截面图，示出了根据非限制性示例在包封材料中制作的用于将导电体的一部分暴露为球形键合的锯槽。图10是截面图，示出了根据非限制性示例被喷射到包封材料上并且被喷射到锯槽中的导电层。图11是截面图，示出了根据非限制性示例用于将电子封装体单片化的最终切割。具体实施方式现在将在下面参照附图更充分地描述不同实施例，在附图中示出了优选实施例。可以对许多不同的形式进行阐述，并且所描述的实施例不应被解释为被限制到在此所阐述的实施例。而且，提供这些实施例使得本公开内容将是透彻和完整的，并且这些实施例将向本领域技术人员充分传递范围。在图1中总体上以10示出了一种示例电子封装体。如所展示的，电子封装体10被形成为球栅阵列电子封装体。可以使用其他封装体设计，包括平面栅格阵列、双列直插封装体(DIP)、四列扁平封装体(QFP)或倒装芯片。如本领域众所周知的，电子封装体10包括具有第一表面12a和第二表面12b的电介质衬底12并且包括一个或多个导电层、导孔或有涂层的过孔以用于互连。金属化层14由衬底12承载在该衬底的第一表面12a上并且包括裸片附接层16，在该裸片附接层上作为裸片的集成电路(IC)18由衬底承载。多个导电区域20在衬底12的第一表面12a上，并且在一个示例中被形成为接线键合区域。这些导电区域20包括在衬底12的边缘处的至少一个边缘导电区域22并且在此示例中被形成为接地迹线。多个导电凸块24被形成为在衬底12的第二表面12b上的焊球并且使用不同的导电层、导孔、导电过孔或对本领域技术人员已知的其他技术耦接至该多个导电区域20的对应导电区域。多条键合接线26耦接于IC18与多个导电区域20中的对应导电区域以及边缘导电区域22之间。包封材料28在IC18以及衬底12的多个相邻部分之上形成。如本领域技术人员已知的，不同的材料可用于包封材料28。如所展示的，在包封材料28上形成导电层30。至少一个导电体32耦接在该至少一个边缘导电区域22与导电层30之间。在所展示的这个实施例中，该至少一个导电体32形成为球形键合，并且如所示的，多个球形键合与在图1中所展示的两个球形键合一起使用。球形键合32被定位在边缘导电区域22之上在半导体封装体10的边缘处，并且通过切割进入包封材料28且部分地进入球形键合而被暴露。然后，球形键合32的暴露部分被导电层30所涂覆。如以下更详细地解释的，可以通过使用接线键合技术形成球形键合32，在这些接线键合技术中，使用热量在边缘导电区域22上形成球形键合并且接线随后被去除以使球形键合完整无缺。还可以使用现有技术通过焊球布置形成导电体32。包封材料28上的导电层30可以由不同的材料形成并且具有不同的厚度以屏蔽IC18免遭EMI或者防止EMI从封装体中辐射出来。在一个示例中，导电层30是具有从5微米到15微米厚度的银涂层。还有可能使用被喷射到包封材料28上的导电涂料。导电涂料可以包括悬浮在流体载体中的金属颗粒，该流体载体随后被干燥。导电涂料可以包括不同的金属颗粒，包括但不限于铜、银、不锈钢、镍、以及其他用于实现EMI屏蔽效果的导电颗粒。在一个示例中，此导电层30具有不大于5欧姆每平方的电阻，但是可以根据电子封装体10的设计和性能要求而发生变化。作为球形键合的导电体32被连接在电子封装体10的边缘处的衬底12的边缘导电区域22处，并且通过在封装体包封之后进行切割而被暴露并且通过在本文档来自技高网...

【技术保护点】
一种电子封装体，包括：衬底，所述衬底具有相反的第一表面和第二表面；在所述衬底的所述第一表面上的多个导电区域，所述多个导电区域包括在所述衬底的边缘处的至少一个边缘导电区域；多个导电凸块，所述多个导电凸块在所述衬底的所述第二表面上并且耦接至所述多个导电区域中的多个对应导电区域；由所述衬底承载的集成电路(IC)；多条键合接线，所述多条键合接线耦接在所述IC与所述多个导电区域中的多个对应区域之间；在所述IC以及所述衬底的多个相邻部分之上的包封材料；在所述包封材料上的导电层；以及耦接在所述至少一个边缘导电区域与所述导电层之间的至少一个导电体。

【技术特征摘要】
2015.12.29 US 14/982,0181.一种电子封装体，包括：衬底，所述衬底具有相反的第一表面和第二表面；在所述衬底的所述第一表面上的多个导电区域，所述多个导电区域包括在所述衬底的边缘处的至少一个边缘导电区域；多个导电凸块，所述多个导电凸块在所述衬底的所述第二表面上并且耦接至所述多个导电区域中的多个对应导电区域；由所述衬底承载的集成电路(IC)；多条键合接线，所述多条键合接线耦接在所述IC与所述多个导电区域中的多个对应区域之间；在所述IC以及所述衬底的多个相邻部分之上的包封材料；在所述包封材料上的导电层；以及耦接在所述至少一个边缘导电区域与所述导电层之间的至少一个导电体。2.根据权利要求1所述的电子封装体，其中，所述至少一个边缘导电区域包括接地迹线。3.根据权利要求1所述的电子封装体，其中，所述导电层包括导电涂料。4.根据权利要求1所述的电子封装体，其中，所述导电层包括银层。5.根据权利要求4所述的电子封装体，其中，所述银层具有5微米到15微米之间的厚度。6.根据权利要求1所述的电子封装体，其中，所述至少一个导电体包括球形键合。7.根据权利要求1所述的电子封装体，其中，所述至少一个导电体包括多个球形键合。8.根据权利要求1所述的电子封装体，其中，所述导电层具有不大于5欧姆每平方的电阻。9.一种电子封装体，包括：衬底，所述衬底具有相反的第一表面和第二表面；在所述衬底的所述第一表面上的多个导电区域，所述多个导电区域包括在所述衬底的边缘处的至少一条接地迹线；多个导电凸块，所述多个导电凸块在所述衬底的所述第二表面上并且耦接至所述多个导电区域中的多个对应导电区域；由所述衬底承载的集成电路(IC)；多条键合接线，所述多条键合接线耦接在所述IC与所述多个导电区域中的多个对应区域之间...

【专利技术属性】
技术研发人员：G·迪玛尤加，F·阿雷拉诺，M·塔比拉，
申请(专利权)人：意法半导体公司，
类型：发明
国别省市：菲律宾,PH