具有集成在同一电介质层中的电容器和金属布线的半导体结构制造技术

描述了具有集成在同一电介质层中的电容器和金属布线的半导体结构。例如，半导体结构包括设置在衬底之中或之上的多个半导体器件。在多个半导体器件上设置有一个或多个电介质层。每个电介质层中设置有金属布线。金属布线电耦合至一个或多个半导体器件。金属‑绝缘体‑金属(MIM)电容器设置在电介质层中的一个中，并邻近所述至少一个电介质层的金属布线。MIM电容器电耦合至一个或多个半导体器件。

Semiconductor structure having capacitor and metal wiring integrated in same dielectric layer

A semiconductor structure having a capacitor and a metal wiring integrated in the same dielectric layer is described. For example, a semiconductor structure includes a plurality of semiconductor devices disposed in or over the substrate. One or more dielectric layers are disposed on a plurality of semiconductor devices. A metal wiring is arranged in each dielectric layer. The metal wiring is electrically coupled to one or more semiconductor devices. Metal insulator metal (MIM) capacitor set in a dielectric layer, and adjacent to the at least one dielectric layer of the metal wiring. The MIM capacitor is electrically coupled to one or more semiconductor devices.

【技术实现步骤摘要】
具有集成在同一电介质层中的电容器和金属布线的半导体结构本申请为分案申请，其原申请是2013年10月31日进入中国国家阶段、国际申请日为2011年12月6日的国际专利申请PCT/US2011/063413，该原申请的中国国家申请号是201180070565.1，专利技术名称为“具有集成在同一电介质层中的电容器和金属布线的半导体结构”。
本专利技术的实施例属于动态随机存取存储器领域，特别是具有集成在同一电介质层中的电容器和金属布线的半导体结构。
技术介绍
过去几十年来，集成电路中特征的缩放已经成为不断发展的半导体产业背后的推动力。缩放到越来越小的特征能够增加半导体芯片有限的基板面上的功能单元的密度。例如，缩小晶体管尺寸能够在芯片上引入更多数量的存储器件，从而能制造具有更大容量的产品。然而，为了更大容量的驱动不是没有问题。优化每个器件的性能的必要性变得日益重要。在例如DRAM(动态随机存取存储器)的半导体器件中，每个单元由一个晶体管和一个电容器构成。在DRAM中，单元需要周期性地读取和刷新。鉴于每单位比特的低价格、高集成度、以及能够同时执行读和写操作的优势，DRAM在商业应用中获得广泛应用。同时，因外部因素导致存储于电容器中的电荷的损失会在DRAM器件中导致被称为“软错误”的现象，从而导致DRAM的故障。为了防止软错误的发生，提出了增强电容器的电容的方法。然而，由于半导体器件集成度的不断提高，在制定实际的制造工艺时面临挑战。此外，金属布线通常集成到与电容器层分离的层中。在示例中，铜金属层形成于电容器组之上，而且不与电容器处于相同的层中。在图1表示的示例中，金属布线的过孔穿过电容器电介质层而形成，从而使上方的金属层与下方的器件层相连。具体而言，图1是根据现有技术的形成于电介质层中的电容器的截面图，该电介质层不同于用于容纳金属布线的电介质层。参考图1，第一层间绝缘层103形成在具有单元阵列区102的半导体衬底101上。对第一层间绝缘层103进行构图以形成暴露出单元阵列区102上的半导体衬底101的接触孔，并且用导电材料填充接触孔以形成下电极接触插塞105A。在所得到的结构上依次形成蚀刻停止层107和第二层间绝缘层109。在单元阵列区102中依次蚀刻第二层间绝缘层109和蚀刻停止层107以形成下电极接触插塞105A和存储节点孔111，该存储节点孔111暴露下电极接触插塞周围的第一层间绝缘层103。在所得到的结构上共形地叠置用于下电极的材料层之后，进行平坦化工艺以形成覆盖存储节点孔111的底部和内部侧壁的下电极113。在半导体衬底101上对电介质层115和上电极层117进行依次叠置并进行构图。穿过电容器电介质层(例如，电介质层109，甚至层间电介质层120)形成金属布线122的过孔124，以便将上金属布线122层连接到具有单元阵列区102的半导体衬底101。附图说明图1是根据现有技术的在电介质层中形成的电容器的截面图，该电介质层不同于用于容纳金属布线的电介质层。图2A例示了根据本专利技术实施例的在容纳了金属布线的单个电介质层中形成的电容器的截面图。图2B例示了根据本专利技术实施例的在两个各自容纳金属布线的电介质层中形成的电容器的截面图。图3例示了根据本专利技术实施例的在容纳了第四级金属布线的单个电介质层中形成的电容器的截面图。图4例示了根据本专利技术实施例的在容纳了第三级和第四级金属布线的两个电介质层中形成的电容器的截面图。图5是根据本专利技术实施例的流程图，其给出了用以形成具有集成在同一电介质层中的电容器和金属布线的半导体结构的方法中的操作。具体实施方式描述了具有集成在同一电介质层中的电容器和金属布线的半导体结构。在下面的描述中列举了很多具体细节，例如具体的金属布线层计数和材料体系，用以提供对本专利技术实施例的全面理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实施本专利技术的实施例。在其他情况下，没有对公知的特征(例如集成电路设计布局)进行详细描述，以便不必要地使本专利技术的实施例难以理解。此外，应当理解，附图中所示的各种实施例是示例性表示而未必是按比例描绘的。使电容器结构结合金属布线层的传统方法仅仅在电容器层之后和之上引入金属布线，例如铜线。在这样的布置中，金属布线层不与用来容纳电容器结构的电介质层共用电介质层。此外，在传统架构中，具有用来增大下电极高度的方法，作为用于增大下电极的表面积以增大电容量的方法。在一个这样的方法中，增大了下电极所处的电介质层的厚度。然而，如果该厚度增大，也会增加工艺负担，因为当形成金属接触孔时，需要大量的蚀刻。此外，由于金属布线并未容纳在电介质层中，这种方法造成金属布线层和相应的器件层之间甚至更大的距离。根据本专利技术的实施例，电容器结构，例如用于嵌入式动态随机存取存储器(DRAM)产品的电容器结构，结合有金属布线层以共用容纳金属布线层的一个或多个电介质层。例如，在一个实施例中，电容器结构的高度基本上是两个金属布线电介质层的高度，并且电容器结构邻近两个金属布线层而形成。在另一个实施例中，电容器结构的高度基本上是仅一个金属布线电介质层的高度，并且电容器结构邻近该一个金属布线层而形成。然而，电容器高度可能需要是两个或更多个电介质层的高度，以便提供足够的电容量。电容器结构可以在形成金属布线层之后形成在金属布线电介质层中。这样的方法允许将DRAM电容器嵌入到逻辑(CPU)工艺中。与此相比，传统方法从DRAM工艺开始并在随后添加逻辑能力以制造嵌入式DRAM。本文中所描述的嵌入式DRAM可以包含在第一芯片上并用第二芯片上的微处理器封装。或者，本文中所描述的嵌入式DRAM可以包含在与微处理器相同的芯片上以提供单片制造工艺。本文中公开了具有集成在同一电介质层中的电容器和金属布线的半导体结构。在一个实施例中，半导体结构包括设置在衬底中或衬底之上的多个半导体器件。在多个半导体器件之上设置有一个或多个电介质层。在每个电介质层中设置有金属布线。金属布线电耦合至一个或多个半导体器件。金属-绝缘体-金属(MIM)电容器设置在电介质层中的一个中，并邻近至少一个电介质层的金属布线。MIM电容器电耦合至一个或多个半导体器件。本文中还公开了制造具有集成在同一电介质层中的电容器和金属布线的半导体结构的方法。在一个实施例中，方法包括在衬底中或衬底之上形成多个半导体器件。在所述多个半导体器件之上形成一个或多个电介质层。在每个电介质层中形成金属布线。形成金属布线包括将金属布线电耦合至一个或多个半导体器件。金属-绝缘体-金属(MIM)电容器形成在一个电介质层中并邻近至少一个电介质层的金属布线。形成MIM电容器包括将MIM电容器电耦合至一个或多个半导体器件。在本专利技术的一方面，嵌入式金属-绝缘体-金属(MIM)电容器包含在与金属布线相同的电介质层中。例如，图2A示例了根据本专利技术实施例的在容纳了金属布线的单个电介质层中形成的电容器的截面图。在另一个示例中，图2B示例了根据本专利技术实施例的在各自容纳了金属布线的两个电介质层中形成的电容器的截面图。参考图2A和2B，半导体结构200A或200B分别包括多个设置在衬底202之中或之上的半导体器件。一个或多个电介质层204设置在位于衬底202之中或之上的多个半导体器件之上。金属布线206，例如铜本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：设置在衬底之中或之上的多个半导体器件；设置在所述多个半导体器件之上的第一绝缘蚀刻停止层；设置在所述第一绝缘蚀刻停止层上的第一电介质层；完全设置在所述第一电介质层和所述第一绝缘蚀刻停止层中的开口内的第一金属化结构，所述第一金属化结构电耦合至所述多个半导体器件中的第一半导体器件并且包括设置在第一金属过孔之上并耦合至所述第一金属过孔的第一金属布线；设置在所述第一电介质层上的第二绝缘蚀刻停止层；设置在所述第二绝缘蚀刻停止层上的第二电介质层；完全设置在所述第二电介质层和所述第二绝缘蚀刻停止层中的开口内的第二金属化结构，所述第二金属化结构电耦合至所述第一金属化结构并且包括设置在第二金属过孔之上并耦合至所述第二金属过孔的第二金属布线；以及完全设置在所述第一绝缘蚀刻停止层和所述第二绝缘蚀刻停止层以及所述第一电介质层和所述第二电介质层中的开口内的金属‑绝缘体‑金属(MIM)电容器，所述MIM电容器在横向上邻近所述第一金属化结构的所述第一金属布线和所述第一过孔，且在横向上邻近所述第二金属化结构的所述第二金属布线和所述第二过孔，并电耦合至所述多个半导体器件中的第二半导体器件。

【技术特征摘要】
2011.03.04 US 13/041,1701.一种集成电路结构，包括：设置在衬底之中或之上的多个半导体器件；设置在所述多个半导体器件之上的第一绝缘蚀刻停止层；设置在所述第一绝缘蚀刻停止层上的第一电介质层；完全设置在所述第一电介质层和所述第一绝缘蚀刻停止层中的开口内的第一金属化结构，所述第一金属化结构电耦合至所述多个半导体器件中的第一半导体器件并且包括设置在第一金属过孔之上并耦合至所述第一金属过孔的第一金属布线；设置在所述第一电介质层上的第二绝缘蚀刻停止层；设置在所述第二绝缘蚀刻停止层上的第二电介质层；完全设置在所述第二电介质层和所述第二绝缘蚀刻停止层中的开口内的第二金属化结构，所述第二金属化结构电耦合至所述第一金属化结构并且包括设置在第二金属过孔之上并耦合至所述第二金属过孔的第二金属布线；以及完全设置在所述第一绝缘蚀刻停止层和所述第二绝缘蚀刻停止层以及所述第一电介质层和所述第二电介质层中的开口内的金属-绝缘体-金属(MIM)电容器，所述MIM电容器在横向上邻近所述第一金属化结构的所述第一金属布线和所述第一过孔，且在横向上邻近所述第二金属化结构的所述第二金属布线和所述第二过孔，并电耦合至所述多个半导体器件中的第二半导体器件。2.如权利要求1所述的集成电路结构，其中所述第一半导体器件包含在逻辑电路中，并且其中所述MIM电容器是嵌入式动态随机存取存储器(eDRAM)电容器。3.如权利要求1所述的集成电路结构，其中，所述MIM电容器包括：沿着所述第一绝缘蚀刻停止层和所述第二绝缘蚀刻停止层以及所述第一电介质层和所述第二电介质层中的所述开口的底部和侧壁设置的杯状金属板；设置在所述杯状金属板上并与所述杯状金属板共形的绝缘体层；以及设置在所述第二电介质层上的沟槽填充金属板，所述第二电介质层将所述沟槽填充金属板与所述杯状金属板隔离。4.如权利要求3所述的集成电路结构，其中，所述开口的侧壁包含垂直的或接近垂直的轮廓。5.如权利要求3所述的集成电路结构，其中，所述开口的侧壁从所述第一电介质层的底部到所述第二电介质层的顶部向外倾斜。6.如权利要求3所述的集成电路结构，其中，所述第一电介质层和所述第二电介质层是低K电介质层，并且所述绝缘体层是高K电介质层。7.一种集成电路结构，包括：设置在衬底之中或之上的多个半导体器件；设置在所述多个半导体器件之上的第一电介质层，其内设置有电耦合至所述多个半导体器件的接触部；设置在所述第一电介质层之上的第二电介质层，其内设置有第一金属布线和将所述第一金属布线耦合至所述接触部的一个或多个过孔；设置在所述第二电介质层之上的第三电介质层，其内设置有第二金属布线和将所述第二金属布线耦合至所述第一金属布线的一个或多个过孔；设置在所述第三电介质层之上的第四电介质层，其内设置有第三金属布线和将所述第三金属布线耦合至所述第二金属布线的一个或多个过孔；设置在所述第四电介质层之上的第五电介质层，其内设置有第四金属布线和将所述第四金属布线耦合至所述第三金属布线的一个或多个过孔，并且其内还具有金属-绝缘体-金属(MIM)电容器的至少一部分，所述MIM电容器邻近所述第四金属布线并且电耦合至一个或多个所述半导体器件；以及设置在所述第五电介质层之上的第六电介质层，其内设置有第五金属布线和将所述第五金属布线耦合至所述第四金属布线的一个或多个过孔。8.如权利要求7所述的集成电路结构，其中，所述第四金属布线的至少一部分电耦合至一个或多个半导体器件，所述一个或多个半导体器件包含在逻辑电路中，并且其中，所述MIM电容器是嵌入式动态随机存取存储器(eDRAM)电容器。9.如权利要求7所述的集成电路结构，其...

【专利技术属性】
技术研发人员：N·林德特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US