半导体结构及其制作方法技术

本发明专利技术公开一种半导体结构及其制作方法，该半导体结构，包含有一半导体基底，以及至少一形成于该半导体基底上的鳍片结构。该半导体基底包含有一第一半导体材料。该鳍片结构包含有一第一外延层与一形成于该第一外延层与该半导体基底之间的第二外延层，而该第一外延层包含有该第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数不同于该第一半导体材料的一晶格常数。该第二外延层包含有该第一半导体材料与该第二半导体材料，且该第二外延层包含有导电掺杂质。

Semiconductor structure and manufacturing method thereof

The invention discloses a semiconductor structure and a manufacturing method thereof, which comprises a semiconductor substrate and at least one fin structure formed on the semiconductor substrate. The semiconductor substrate includes a first semiconductor material. The fin structure comprises a first epitaxial layer and the second one is formed between the first epitaxial layer and the semiconductor substrate and the epitaxial layer, a first epitaxial layer includes the first semiconductor material and a second semiconductor material, a lattice constant and the second semiconductor material which is different from a lattice constant of the first semiconductor material. The second extension layer comprises a first semiconductor material and a second semiconductor material.

【技术实现步骤摘要】

本专利技术涉及一种半导体结构及其制作方法，尤其是涉及一种半导体鳍片结构及其制作方法。
技术介绍
外延(epitaxial)结构广泛地用于半导体制作工艺中，举例来说，现有技术常利用选择性外延成长(selectiveepitaxialgrowth，以下简称为SEG)技术于一单晶基板内形成一晶格排列与基板相同的外延结构，例如硅锗(silicongermanium，以下简称为SiGe)外延结构。利用SiGe外延结构的晶格常数(latticeconstant)大于硅基板晶格的特点，SiGe外延结构可产生应力，并用于改善MOS晶体管的性能。然而，外延结构的采用固然可有效提升元件效能，但外延结构的制作大大地增加了半导体制作工艺的复杂度以及制作工艺控制的困难度。举例来说，在SiGe外延结构中，可增加锗浓度来提升应力，然而较厚的SiGe外延结构或SiGe外延结构中较高的锗浓度会在外延结构内产生差排(dislocation)，而差排的产生会导致外延结构提供的应力变低，因此更增加了具有外延结构的半导体元件在设计与制作上的难度。由此可知，外延结构的存在虽可有效增进元件效能，但随着半导体制作工艺与产品的复杂度不断提升，业界仍不断地面对挑战。
技术实现思路
因此，本专利技术的一目的在于提供一种半导体结构及其制作方法，用以克服外延结构生成时可能发生的差排缺陷，且最终提升半导体元件的性能。为达上述目的，本专利技术提供一种半导体结构，该半导体结构包含有一半导体基底，以及至少一形成于该半导体基底上的鳍片(fin)结构。该半导体基底包含有一第一半导体材料。该鳍片结构包含有一第一外延层与一形成于该第一外延层与该半导体基底之间的第二外延层，而该第一外延层包含有该第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数不同于该第一半导体材料的一晶格常数。该第二外延层包含有该第一半导体材料与该第二半导体材料，且该第二半导体材料包含有导电掺杂质(conductivedopant)。本专利技术另提供一种半导体结构的制作方法，该制作方法包含有以下步骤：首先提供一半导体基底，该半导体基底包含有一第一半导体材料。此外，该半导体基底上形成有一介电层，且该介电层内形成有至少一凹槽。接下来，在该凹槽内形成一第二外延层，该第二外延层包含有该第一半导体材料与一第二半导体材料，该第二半导体材料的一晶格常数不同于该第一半导体材料的一晶格常数，且该第二外延层包含有导电掺杂质。在形成该第二外延层之后，在该第二外延层上形成一第一外延层，该第一外延层包含该第一半导体材料与该第二半导体材料，且该第一外延层为一未掺杂(undoped)外延层。之后，移除部分该介电层，以在该半导体基底上形成一鳍片结构。根据本专利技术所提供的半导体结构及其制作方法，在形成作为主要应力供应者的第一外延层之前，至少形成一第二外延层，且第二外延层包含有导电掺杂质。更重要的是，第二外延层所包含的导电掺杂质与所欲制作的晶体管元件具有互补(complementary)的导电型态。是以，第二外延层可作为一抗凿穿(antipunchthrough，APT)层。简单地说，根据本专利技术所提供的半导体结构及其制作方法，最终形成的晶体管元件除可通过第一外延层提供的应力提升性能之外，更可通过第二外延层的设置有效地防止凿穿效应的发生，故可更加确保晶体管元件的性能。附图说明图1至图8为本专利技术所提供的半导体结构的制方法的一优选实施例的示意图，其中：图2为本专利技术所提供的半导体结构的制方法的一变化型的示意图；以及图4为本专利技术所提供的半导体结构的制方法的另一变化型的示意图。主要元件符号说明100半导体基底102介电结构102S介电结构表面104、104’凹槽106、110、120、130外延层112、122热处理140鳍片结构150栅极层152栅极介电层154栅极导电层D凹槽深度WF凹槽宽度T1、T2、T3外延层厚度HFin鳍片高度具体实施方式请参阅图1至图8，图1至图8为本专利技术所提供的半导体结构的制作方法的一优选实施例的示意图。如图1所示，本优选实施例所提供的半导体结构的制作方法首先提供一半导体基底100。半导体基底100包含有一第一半导体材料，第一半导体材料可以是硅、锗、III-V族化合物(compound)、或者是II-VI族化合物。在本优选实施例中，第一半导体材料优选为硅，然而不限于此。另外，在本优选实施例中，半导体基底100可以是一块硅(bulk)基底，且可具有(100)晶面(crystalplane)。接下来，可在半导体基底100上形成一介电结构102，介电结构102的制作方式可采用浅沟隔离(shallowtrenchisolation，以下简称为STI)的制作方法。简单地说，首先在基底100上依序形成一垫氧化层(图未示)与一硬掩模层(图未示)，随后图案化垫氧化层与硬掩模层。图案化的垫氧化层与硬掩模层可用以定义鳍片结构的位置与宽度，但不限于此。接下来，利用合适的蚀刻制作工艺通过此一图案化的垫氧化层与硬掩模层蚀刻半导体基底100，而在半导体基底100内形成多个凹槽(图未示)。随后，在该多个浅沟内填入绝缘材料。接下来，进行一平坦化制作工艺，用以移除多余的绝缘材料与图案化的硬掩模层与垫氧化层，而在半导体基底100上形成多个STI，而该多个STI即为本优选实施例中所述的介电结构102。接下来，进行一干蚀刻制作工艺，用以移除STI102之间的半导体基底100，而于STI之间，即介电结构102内形成至少一凹槽104。在本优选实施例中，凹槽104的底部可如图1所示，与介电结构102的底部共平面。另外，如图1所示，凹槽104具有一宽度WF以及一深度D，凹槽104的宽度WF可用以定义一鳍片结构的宽度，而在本优选实施例中凹槽104的深度D可以例如是100纳米(nanometer，nm)至300nm，但不限于此。另外请参阅图2，图2为本专利技术所提供的半导体结构的制作方法的一变化型的示意图。在本变化型中，可如前所述，在半导体基底100上形成一前述的介电结构102，随后通过合适的蚀刻制作工艺，例如一干蚀刻制作工艺，蚀刻介电结构102内的半导体基底100，而在介电结构102内形成至少一凹槽104’。更重要的是，在本变化型中，蚀刻制作工艺可过度蚀刻(over-etching)暴露于介电结构102底部的半导体基底100，是以凹槽104’的底部如图2所示，低于介电结构102的底部。请参阅图3。在形成凹槽104或104’之后，在凹槽104内形成一外延层110。外延层110可通过SEG方法形成，但不限于此。外延层110包含有前述的第一半导体材料以及一第二半导体材料，在本优选实施例中，第二半导体材料为锗。外延层110的第二半导体材料包含有一第三浓度(即锗浓度)，且第三浓度介于0％-50％。详细地说，外延层110中的第三浓度可由下而上由0％逐渐提升至50％。或者，外延层110中的第三浓度可预定为30％，但此预定浓度可依据不同产品的需求于制作工艺中调整。另外需注意的是，外延层110为一未掺杂(undoped)外延层。也就是说，外延层110内并未包含任何导电掺杂质(conductivedopant)，因此外延层110为本质硅锗(intrinsic本文档来自技高网...

【技术保护点】
一种半导体结构，包含有：半导体基底，包含有一第一半导体材料；以及至少一鳍片结构(fin)，形成于该半导体基底上，且该鳍片结构包含有：第一外延层，包含有该第一半导体材料与一第二半导体材料，该第二半导体材料的一晶格常数(lattice constant)不同于该第一半导体材料的一晶格常数；以及第二外延层，形成于该第一外延层与该半导体基底之间，该第二外延层包含有该第一半导体材料与该第二半导体材料，且该第二外延层包含有导电掺杂质(conductive dopant)。

【技术特征摘要】
1.一种半导体结构，包含有：半导体基底，包含有一第一半导体材料；以及至少一鳍片结构(fin)，形成于该半导体基底上，且该鳍片结构包含有：第一外延层，包含有该第一半导体材料与一第二半导体材料，该第二半导体材料的一晶格常数(latticeconstant)不同于该第一半导体材料的一晶格常数；以及第二外延层，形成于该第一外延层与该半导体基底之间，该第二外延层包含有该第一半导体材料与该第二半导体材料，且该第二外延层包含有导电掺杂质(conductivedopant)。2.如权利要求1所述的半导体结构，其中该第一外延层内的该第二半导体材料包含有一第一浓度，该第二外延层内的该第二半导体材料包含有一第二浓度，且该第二浓度等于或小于该第一浓度。3.如权利要求1所述的半导体结构，还包含栅极层，形成于该鳍片结构上，且该栅极层包含第一导电型态。4.如权利要求3所述的半导体结构，其中该第二外延层内的该导电掺杂质包含有第二导电型态，且该第二导电型态与该第一导电型态彼此互补。5.如权利要求4所述的半导体结构，其中该第一导电型态为n型，而该导电掺杂质包含硼(B)。6.如权利要求4所述的半导体结构，其中该第一导电型态为p型，而该岛电掺杂质包含磷(P)或砷(As)。7.如权利要求1所述的半导体结构，其中该第二外延层内的该导电掺杂质包含有一浓度，且该浓度小于1E19/cm3。8.如权利要求1所述的半导体结构，其中该鳍片结构还包含第三外延层，该第三外延层包含有该第一半导体材料与该第二半导体材料，且该第二外延层设置于该第一外延层与该第三外延层之间。9.如权利要求8所述的半导体结构，其中该第一外延层的该第二半导体材料包含一第一浓度，该第二外延层的该第二半导体材料包含一第二浓度，该第三外延层的该第二半导体材料包含一第三浓度，该第二浓度等于或大于该第三浓度，且该第一浓度等于或大于该第二浓度。10.如权利要求8所述的半导体结构，其中该第二外延层的一厚度小于该第一外延层的一厚度与该第三外延层的一厚度。11.一种半导体结构的制作方法，包含有：提供一半导体基底，包含有一第一半导体材料，该半导体基底上形成有一介电结构，且该介电结构内形成有至少一凹槽；在该凹槽内形成一第二外延层，该第二...

【专利技术属性】
技术研发人员：黄世贤，陈建宏，吴俊元，陈坤新，吴典逸，杨玉如，江怀慈，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71