半导体装置的形成方法包括沉积可流动的介电层于基板上，以及回火可流动的介电层。此方法亦包括进行高温(HT)掺杂工艺于可流动的介电层上。HT掺杂工艺可包括注入掺质离子至可流动的介电层，并在注入掺质离子时加热基板。加热基板的方法可包括加热基板支架的温度至高于100℃，且基板支架用于固定基板。上述方法的优点之一为降低可流动的介电材料其湿蚀刻率(WER)。
Method for forming semiconductor device
A method of forming a semiconductor device includes depositing a flowable dielectric layer on a substrate, and tempering a flowable dielectric layer. The method also includes high temperature (HT) doping on a flowable dielectric layer. The HT doping process may include injecting dopant ions into a flowable dielectric layer, and heating the substrate when the dopant ions are injected. The method of heating the substrate can include heating the temperature of the substrate support to above 100 DEG C, and the base plate is used for fixing the substrate. One of the advantages of the above method is to reduce the wet etching rate (WER) of the flowable dielectric material.
【技术实现步骤摘要】
本公开实施例涉及半导体装置与其形成方法。
技术介绍
随着半导体技术的进展，更高的储存容量、更快的处理系统、更高的效能、与更低的成本等需求也随之增加。为达上述需求，半导体产业持续缩小半导体装置如金属氧化物半导体场效晶体管(MOSFET)的尺寸，并增加集成电路(IC)上的半导体装置其封装密度，使IC上的半导体装置数目更多。上述尺寸缩小会增加IC中半导体装置的形成工艺的复杂性。
技术实现思路
本公开一实施例提供的方法，包括：形成多个鳍状物于基板上；形成栅极结构于鳍状物上；形成掺杂的应变区与栅极结构相邻；沉积可流动的介电层于栅极结构与掺杂的应变区上；以及在可流动的介电层上进行高温掺杂工艺，以形成高温掺杂的介电层。附图说明图1为一些实施例中，FinFET的透视图。图2为一些实施例中，FinFET的剖视图。图3至图15为一些实施例中，FinFET于工艺的不同阶段中的透视图与剖视图。图16A与图16B为一些实施例中，相邻的FinFET的剖视图。图17至图18为一些实施例中，制作FinFET的方法的流程图。其中，附图标记说明如下：A-A剖线D、103ta、103tb深度S间距W宽度100FinFET102、102*基板102s、103\a、104t、106t、522.1t、522.2t、522.3t、642a上表面103、103*、103**、103\ILD层104.1、104.2、104.3鳍状物106、106*STI区107栅极介电层108栅极结构109栅极层111间隔物111t厚度112、112*源极区113宽度115、115*源极接点结构116、126导电区117、127硅化物区120、120*漏极区121、123、523、824界面125、125*漏极接点结构130.1、130.2、130.3通道区138蚀刻停止层304a垫层304b掩模层306光敏层308开口410沟槽518凹陷区522.1、522.2、522.3较上部份608虚置栅极结构642多晶硅层726凹陷部份1250蒸气1352掺质1446、1446*、1448、1448*接点开口1660空洞1662金属填充的空洞1700、1800方法1710、1720、1730、1740、1750、1760、1770、1780、1810、1820、1830、1840、1850、1860、1870、1880步骤具体实施方式下述内容提供的不同实施例或实例可实施本公开的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。值得注意的是，下述内容提及的「一实施例」、「例示性实施例」、或类似叙述指的是可包含特定结构或特征的实施例，但每一实施例不必包含特定结构或特征。此外，这些用语所指的不一定是相同实施例。另一方面，当一实施例关于特定结构或特征时，本领域技术人员自可将此实施例的结构或特征，连结至未明确说明这些结构或特征的另一实施例。应理解的是，术语或用语仅用以叙述而非限缩本公开，其用于让本领域技术人员得以理解本公开。在下述内容中，用语「选择性」指的是相同蚀刻条件下，两种材料之间的蚀刻率比例。此处所述的「基板」指的是后续材料层置于其上的材料。基板本身可图案化或新增材料于其顶部，且新增的材料可图案化或维持未图案化的状态。此外，「基板」亦可为任何半导体材料的种类如硅、锗、砷化镓、磷化铟、或类似物。在另一实施例中，基板可为非导电材料如玻璃或蓝宝石晶圆。FinFET的一例图1是一实施例中，FinFET100的透视图。FinFET100指的是任何鳍状物为主的多栅极晶体管。FinFET100可包含于微处理器中、记忆单元、及/或任何集成电路(IC)中。虽然图1显示FinFET100，但应理解IC可包含任何数目的其他装置如电阻、电容、电感、熔丝、或类似物。图1用于说明而不需依比例绘示。FinFET100形成于基板102上，且可包含多个鳍状物104.1、104.2、与104.3；多个STI(浅沟槽隔离)区106；栅极结构108位于每一鳍状物104.1、104.2、与104.3上；源极区112位于栅极结构108的一侧上；漏极区120位于栅极结构108的另一侧上；源极接点结构115位于源极区112上；漏极接点结构125位于漏极区120上；HT(高温)掺杂的ILD(层间介电)层103；以及蚀刻停止层138(未图示于图1中，但图示于图2中的剖视图)。本领域技术人员应理解的是，用语「源极」与「漏极」可互换，端视操作晶体管时施加于这些端点的电压为何。图1显示单一的栅极结构108。额外的栅极结构(未图示)与图1所示的栅极结构108类似，且平行于栅极结构108。此外，FinFET100可包含其他构件如栅极接点、通孔、内连线金属层、介电层、钝化层、或类似物，但未图示以简化说明。图1的透视图对应图案化(或形成)ILD层103后，再形成源极接点结构115与漏极接点结构125的结构。基板102指的是FinFET100形成其上的物理材料。基板102为半导体材料，其可为但不限定于硅。在一实施例中，基板102包含结晶硅基板(如晶圆)。在另一实施例中，基板102可包含另一半导体元素如钻石或锗；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；半导体合金如碳化硅锗、硅锗、磷化镓砷、磷化镓铟、砷化镓铟、磷化镓铟砷、砷化铝铟、及/或砷化镓铝；或上述的组合。在其他实施例中，基板102可包含外延(epi)层(其可具有应变以增进效能)及/或绝缘层上硅(SOI)结构。此外，基板102可包含多种掺杂区，端视设计需求(如p型基板或n型基板)。在一些实施例中，掺杂区可掺有p型或n型掺质。举例来说，掺杂区可掺有p型掺质如硼或BF2、n型掺质如磷或砷、及/或上述的组合。掺杂区可设置以用于n型FinFET，或设置以用于p型FinFET。鳍状物104.1、104.2、与104.3为FinFET100的带电结构。鳍状物104.1、104.2、与104.3各自包含通道区130.1、130.2、与130.3(未图示于图1中，但通道区130.3图示于图2中的剖视图)。通道区130.1、130.2、与130.3各自位于栅极结构108下，且位于源极区112与漏极区120之间。施加电压至栅极结构108以开启FinFET100时，通道区130.1、130.2、与130.3可提供源极区112与漏极区120之间的导电路径。值得注意的是，图1中包含三个鳍状物104.1、104.2、与104.3的FinFET100仅用以简化说明与举例。本领域技术人员应理解，FinFET100可包含任何数目的鳍状物，比如与图1所示的多个鳍本文档来自技高网...
【技术保护点】
一种半导体装置的形成方法，包括：形成多个鳍状物于一基板上；形成一栅极结构于该些鳍状物上；形成一掺杂的应变区与该栅极结构相邻；沉积一可流动的介电层于该栅极结构与该掺杂的应变区上；以及在可流动的介电层上进行一高温掺杂工艺，以形成一高温掺杂的介电层。
【技术特征摘要】
2015.10.14 US 14/882,8651.一种半导体装置的形成方法，包括：形成多个鳍状物于一基板上；形成一栅极结构...
【专利技术属性】
技术研发人员：王参群，余德伟，方子韦，陈毅帆，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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