鳍式场效应管的形成方法技术

一种鳍式场效应管的形成方法，包括：提供衬底以及位于衬底表面的介质膜；在NMOS区域的介质膜内形成第一通孔；在PMOS区域的介质膜内形成第二通孔；形成位于第一通孔底部表面的第一防穿通层；形成所述第一防穿通层顶部表面的第一本征层，且第一本征层填充满第一通孔；形成位于第二通孔底部表面的第二防穿通层；形成位于第二防穿通层顶部表面的第二本征层，且第二本征层填充满第二通孔；回刻蚀去除部分厚度的介质膜形成介质层，且介质层暴露出第一本征层侧壁表面以及第二本征层侧壁表面。本发明专利技术改善了鳍式场效应管的电学性能。

Fin type field effect tube forming method

A method for forming a fin type field effect transistor includes providing a substrate and a dielectric film on the surface of the substrate; forming a first dielectric film through holes in the NMOS region; second through holes are formed in the dielectric film PMOS region; formed at first through hole bottom surface of the first anti punchthrough layer; forming the the first anti punchthrough layer on the top surface of the first intrinsic layer, and the first intrinsic layer is filled with the first through hole is formed in the second hole; the bottom surface of the second anti punchthrough layer; second anti punchthrough layer formed at the top surface of the second intrinsic layer, and the second intrinsic layer fill second hole; the dielectric film is etched back to remove part of the thickness of the dielectric layer is formed, and the dielectric layer exposes the intrinsic layer on the side wall of the first intrinsic layer surface and second side wall. The invention improves the electrical performance of the fin field effect transistor.

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种鳍式场效应管的形成方法。
技术介绍
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。然而，现有技术形成的鳍式场效应管的电学性能有待提高。
技术实现思路
本专利技术解决的问题是提供一种鳍式场效应管的形成方法，改善鳍式场效应管的电学性能。为解决上述问题，本专利技术提供一种鳍式场效应管的形成方法，包括：提供衬底以及位于衬底表面的介质膜，所述衬底包括NMOS区域和PMOS区域；在所述NMOS区域的介质膜内形成第一通孔，所述第一通孔暴露出NMOS区域衬底表面；在所述PMOS区域的介质膜内形成第二通孔，所述第二通孔暴露出PMOS区域衬底表面；形成位于所述第一通孔底部表面的第一防穿通层，所述第一防穿通层内掺杂有第一防穿通离子；形成位于所述第一防穿通层顶部表面的第一本征层，且所述第一本征层填充满所述第一通孔；形成位于所述第二通孔底部表面的第二防穿通层，所述第二防穿通层内掺杂有第二防穿通离子；形成位于所述第二防穿通层顶部表面的第二本征层，且所述第二本征层填充满所述第二通孔；回刻蚀去除部分厚度的介质膜形成介质层，且所述介质层暴露出第一本征层侧壁表面以及第二本征层侧壁表面。可选的，所述第一防穿通离子为P型离子；所述第二防穿通离子为N型离子。可选的，所述第一防穿通离子包括硼离子；所述第二防穿通离子包括磷离子。可选的，采用第一外延工艺形成所述第一防穿通层；采用第三外延工艺形成所述第一本征层。可选的，在采用第一外延工艺形成所述第一防穿通层的过程中，原位自掺杂所述第一防穿通离子。可选的，形成所述第一防穿通层的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、硼源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分钟至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。可选的，采用第二外延工艺形成所述第二防穿通层；采用第四外延工艺形成所述第二本征层。可选的，在采用第二外延工艺形成所述第二防穿通层的过程中，原位自掺杂所述第二防穿通离子。可选的，形成所述第二防穿通层的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、磷源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分钟至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。可选的，先形成所述第一通孔、第一防穿通层以及第一本征层，后形成所述第二通孔、第二防穿通层以及第二本征层；或者，先形成第二通孔、第二防穿通层以及第二本征层，后形成所述第一通孔、第一防穿通层以及第一本征层。可选的，形成所述第一通孔、第二通孔、第一防穿通层、第一本征层、第二防穿通层以及第二本征层的工艺步骤包括：在所述介质膜顶部表面形成硬掩膜层，所述硬掩膜层内形成有暴露出介质膜表面的若干第二开口；在所述PMOS区域的硬掩膜层表面以及PMOS区域介质膜表面形成第一图形层；以所述硬掩膜层为掩膜，沿NMOS区域的第二开口对NMOS区域介质膜进行刻蚀直至暴露出衬底表面，在所述NMOS区域的介质膜内形成第一通孔；去除所述第一图形层；形成位于所述第一通孔底部表面的第一防穿通层、以及位于第一防穿通层顶部表面的第一本征层；在所述NMOS区域的硬掩膜层表面以及第一本征层表面形成第二图形层；以所述硬掩膜层为掩膜，沿PMOS区域的第二开口对PMOS区域介质膜进行刻蚀直至暴露出衬底表面，在所述PMOS区域的介质膜内形成第二通孔；形成位于所述第二通孔底部表面的第二防穿通层、以及位于第二防穿通层顶部表面的第二本征层。可选的，还包括步骤：研磨去除高于硬掩膜层顶部表面的第一本征层以及第二本征层；刻蚀去除所述硬掩膜层。可选的，同时形成所述第一通孔和第二通孔。可选的，形成所述第一通孔、第二通孔、第一防穿通层、第一本征层、第二防穿通层以及第二本征层的工艺步骤包括：在所述介质膜顶部表面形成硬掩膜层，所述硬掩膜层内形成有暴露出介质膜表面的若干第二开口；以所述硬掩膜层为掩膜，对NMOS区域的介质膜进行刻蚀直至暴露出衬底表面，对PMOS区域的介质膜进行刻蚀直至暴露出衬底表面，在所述NMOS区域的介质膜内形成第一通孔，在所述PMOS区域的介质膜内形成第二通孔；形成填充满第二通孔的图形层，且所述图形层还位于PMOS区域硬掩膜层表面；采用第一外延工艺形成位于第一通孔底部表面的第一防穿通层，接着采用第三外延工艺形成位于第一防穿通层顶部表面的第一本征层；去除所述图形层；采用第二外延工艺形成位于第二通孔底部表面的第二防穿通层，接着采用第四外延工艺形成位于第二防穿通层顶部表面的第二本征层。可选的，所述第一防穿通层的材料包括掺杂有第一防穿通离子的硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述第二防穿通层的材料包括掺杂有第二防穿通离子的硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述第一本征层的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述第二本征层的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本专利技术还提供一种鳍式场效应管的形成方法，包括：提供衬底以及位于衬底表面的介质膜；在所述介质膜内形成通孔，所述通孔底部暴露出衬底表面；形成位于所述通孔底部表面的防穿通层，所述防穿通层内掺杂有防穿通离子；形成位于所述防穿通层顶部表面的本征层，且所述本征层填充满所述通孔；回刻蚀去除部分厚度的介质膜形成介质层，且所述介质层暴露出所述本征层侧壁表面。可选的，待形成的鳍式场效应管为PMOS器件时，所述防穿通离子包括磷离子；待形成的鳍式场效应管为NMOS器件时，所述防穿通离子包括硼离子。可选的，采用第一外延工艺形成所述防穿通层；采用第二外延工艺形成所述本征层。可选的，形成所述防穿通层的方法包括：在采用第一外延工艺形成所述防穿通层的过程中，原位自掺杂防穿通离子。可选的，所述防穿通层的材料包括掺杂有防穿通离子的硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述本征层的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。与现有技术相比，本本文档来自技高网...

【技术保护点】
一种鳍式场效应管的形成方法，其特征在于，包括：提供衬底以及位于衬底表面的介质膜，所述衬底包括NMOS区域和PMOS区域；在所述NMOS区域的介质膜内形成第一通孔，所述第一通孔暴露出NMOS区域衬底表面；在所述PMOS区域的介质膜内形成第二通孔，所述第二通孔暴露出PMOS区域衬底表面；形成位于所述第一通孔底部表面的第一防穿通层，所述第一防穿通层内掺杂有第一防穿通离子；形成位于所述第一防穿通层顶部表面的第一本征层，且所述第一本征层填充满所述第一通孔；形成位于所述第二通孔底部表面的第二防穿通层，所述第二防穿通层内掺杂有第二防穿通离子；形成位于所述第二防穿通层顶部表面的第二本征层，且所述第二本征层填充满所述第二通孔；回刻蚀去除部分厚度的介质膜形成介质层，且所述介质层暴露出第一本征层侧壁表面以及第二本征层侧壁表面。

【技术特征摘要】
1.一种鳍式场效应管的形成方法，其特征在于，包括：提供衬底以及位于衬底表面的介质膜，所述衬底包括NMOS区域和PMOS区域；在所述NMOS区域的介质膜内形成第一通孔，所述第一通孔暴露出NMOS区域衬底表面；在所述PMOS区域的介质膜内形成第二通孔，所述第二通孔暴露出PMOS区域衬底表面；形成位于所述第一通孔底部表面的第一防穿通层，所述第一防穿通层内掺杂有第一防穿通离子；形成位于所述第一防穿通层顶部表面的第一本征层，且所述第一本征层填充满所述第一通孔；形成位于所述第二通孔底部表面的第二防穿通层，所述第二防穿通层内掺杂有第二防穿通离子；形成位于所述第二防穿通层顶部表面的第二本征层，且所述第二本征层填充满所述第二通孔；回刻蚀去除部分厚度的介质膜形成介质层，且所述介质层暴露出第一本征层侧壁表面以及第二本征层侧壁表面。2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一防穿通离子为P型离子；所述第二防穿通离子为N型离子。3.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一防穿通离子包括硼离子；所述第二防穿通离子包括磷离子。4.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，采用第一外延工艺形成所述第一防穿通层；采用第三外延工艺形成所述第一本征层。5.如权利要求4所述的鳍式场效应管的形成方法，其特征在于，在采用第一外延工艺形成所述第一防穿通层的过程中，原位自掺杂所述第一防穿通离子。6.如权利要求5所述的鳍式场效应管的形成方法，其特征在于，形成所述第一防穿通层的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、硼源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分钟至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。7.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，采用第二外延工艺形成所述第二防穿通层；采用第四外延工艺形成所述第二本征层。8.如权利要求7所述的鳍式场效应管的形成方法，其特征在于，在采用第二外延工艺形成所述第二防穿通层的过程中，原位自掺杂所述第二防穿通离子。9.如权利要求8所述的鳍式场效应管的形成方法，其特征在于，形成所述第二防穿通层的工艺参数包括：腔室温度为500摄氏度至1250摄氏度，腔室压强为1托至100托，反应气体包括硅源气体、磷源气体、HCl和H2，硅源气体流量为1标况毫升/分钟至1000标况毫升/分钟，HCl流量为1标况毫升/分钟至1000标况毫升/分钟，H2流量为0.1标况升/分钟至50标况升/分钟。10.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，先形成所述第一通孔、第一防穿通层以及第一本征层，后形成所述第二通孔、第二防穿通层以及第二本征层；或者，先形成第二通孔、第二防穿通层以及第二本征层，后形成所述第一通孔、第一防穿通层以及第一本征层。11.如权利要求10所述的鳍式场效应管的形成方法，其特征在于，形成所述第一通孔、第二通孔、第一防穿通层、第一本征层、第二防穿通层以及第二本征层的工艺步骤包括：在所述介质膜顶部表面形成硬掩膜层，所述硬掩膜层内形成有暴露出介质膜表面的若干第二开口；在所述PMOS区域的硬掩膜层表面以及PMOS区域介质膜表面形成第一图形层；以所述硬掩膜层为掩膜，沿NMOS区域的第二开口对NMOS区域介质膜进行刻...

【专利技术属性】
技术研发人员：赵海，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31