半导体器件及其形成方法技术

本发明专利技术的一些实施例涉及一种半导体器件。半导体器件包括衬底，衬底包括设置在绝缘层上方的硅层。衬底包括晶体管器件区域和射频(RF)区域。互连结构设置在衬底上方并且包括设置在介电结构内的多个金属层。处理衬底设置在互连结构的上表面上方。捕获层使互连结构与处理衬底分离。本发明专利技术的实施例还涉及形成半导体器件的方法。

【技术实现步骤摘要】

本专利技术的实施例涉及半导体领域，更具体地涉及半导体器件及其形成方法。
技术介绍
集成电路形成在半导体衬底上并且封装集成电路以形成所谓的芯片或微芯片。通常，集成电路形成在包括诸如硅的半导体材料的块状半导体衬底上。在最近几年里，出现了作为候选者的绝缘体上半导体(SOI)衬底。SOI衬底具有通过绝缘材料层与下面的处理衬底分离的有源半导体(如，硅)的薄层。绝缘材料层使有源半导体的薄层与处理衬底电隔离，从而减少形成在有源半导体的薄层内的器件的电流泄漏。有源半导体的薄层还提供了气体优势，诸如更快的开关时间和更低的操作电压，这使得SOI衬底广泛用于射频(RF)系统的高容量制造，诸如RF开关。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：衬底，包括设置在绝缘层上方的半导体层，其中，所述衬底包括晶体管器件区域和射频(RF)区域；互连结构，设置在所述衬底上方并且包括设置在介电结构内的多个金属层；处理衬底，设置在所述互连结构的上表面上方；以及捕获层，使所述互连结构与所述处理衬底分离。本专利技术的实施例还提供了一种形成半导体器件的方法，包括：提供第一衬底，所述第一衬底包括第一处理衬底、设置在所述第一处理衬底上方的绝缘层以及设置在所述绝缘层上方的半导体层；在所述第一衬底上方形成互连结构，其中，所述互连结构包括设置在介电结构内的多个金属层；将包括第二处理衬底和捕获层的第二衬底接合至所述互连结构的上表面，其中，在接合之后，所述捕获层设置在所述第二处理衬底与所述互连结构的上表面之间；以及在所述接合之后，去除所述第一处理衬底以暴露所述绝缘层的下表面。本专利技术的实施例还提供了一种形成半导体器件的方法，包括：提供绝缘体上半导体(SOI)衬底，所述绝缘体上半导体衬底包括具有硅的第一处理衬底、设置在所述第一处理衬底上方的绝缘层、以及设置在所述绝缘层上方的硅层，其中，所述绝缘体上半导体衬底包括彼此横向分隔开的晶体管器件区域和射频(RF)区域；在所述绝缘体上半导体衬底上方形成互连结构，其中，所述互连结构包括设置在介电结构内的多个金属层；将包括捕获层和由硅制成的第二处理衬底的第二衬底接合至所述互连结构的上表面，其中，在接合之后，所述捕获层使所述第二处理衬底与所述互连结构的上表面分离；在所述接合之后，去除所述第一处理衬底以暴露所述绝缘层的下表面；以及形成接触焊盘以与所述绝缘层的下表面直接接触，其中，衬底贯通孔(TSV)垂直延伸穿过所述硅层并且穿过所述绝缘层以接触所述接触焊盘。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1A示出了根据本专利技术的一些实施例的器件的一些实施例的截面图。图1B示出了根据一些实施例的图1A的一部分的放大的截面图。图2至图13出了截面图的一些实施例，这些截面图示出了制造的各个阶段中的形成IC的方法。图14示出了根据一些实施例的形成器件的方法的一些实施例的流程图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。RF半导体器件通常制造在绝缘体上半导体(SOI)衬底上，并且RF半导体器件在高频下操作并且生成RF信号。对于这些RF器件，SOI衬底通常包括高电阻处理(handle)衬底、处理衬底上方的绝缘层以及绝缘层上方设置的半导体层。高电阻处理衬底具有低掺杂浓度，并且例如，可以表现出在从2千欧-厘米(kΩ-cm)至8kΩ-cm的范围内的电阻。在一些情况下，处理衬底的高电阻可以提高RF器件的射频(RF)性能，但是本专利技术中的构思在于以下事实，当载荷由于RF信号而脱离高电阻处理衬底的晶格时，高电阻处理衬底仍可以是涡电流的来源。可以表现出高频的这些涡电流是最终芯片中的噪声源。具体地，这些涡电流可以导致器件串扰和/或非线性信号失真。为了防止这种串扰和非线性信号失真，本专利技术提出在SOI衬底上制造RF器件，该衬底包括处理衬底、绝缘材料层和有源半导体层。然而，不是将处理衬底留在最终器件中，在器件的最终封装之前，制造工艺从绝缘层的下侧去除处理衬底，从而使得处理衬底不再存在以用作涡电流的来源。参考图1A，提供了根据本专利技术的器件100的一些实施例的截面图。器件100包括第一衬底106、设置在第一衬底106上方的互连结构112以及设置在互联结构112上方的第二衬底122。第一衬底106包括绝缘层110和有源半导体层108；互连结构112包括设置在介电结构116内的多个金属层(如，114a至114e)。诸如金属氧化物半导体场效应晶体管(MOSFET)111的一个或多个有源组件设置在第一衬底106的晶体管区域102中或上方，并且诸如电感器128、电容器130和/或电阻器131的一个或多个无源组件设置在第一衬底106的RF区域104上方。衬底贯通孔(TSV)118垂直延伸穿过半导体层108并且穿过绝缘层110。TSV118将金属层(如，114a、114b、114c、...)电耦合至绝缘层110的下表面上的接触焊盘120。接触焊盘120的表面可以保持为通过封装或模制层121暴露，从而允许器件100通过焊料凸块、引线接合等安装至电路板或其他芯片，从而使得电路板或其他芯片可以电耦合至器件100上的有源和/或无源组件。特别地，在一些实施例中，第一衬底106展示出不具有绝缘层110下面的处理衬底，并且因此，接触焊盘120直接接触绝缘层110的下表面。例如，参考图2至图13，下文将更加详细地介绍，通过工艺来制造器件100，在该工艺中，第一衬底106初始为SOI晶圆，该晶圆包括半导体层108、绝缘层110和绝缘层110下面的处理衬底。然而，在图1A中示出的最终器件中，去除了下面的处理衬底，以防止在器件操作期间下面的处理衬底用作涡电流源。因为绝缘层110是绝缘的(并且因此不易受涡电流影响)，所以下面的处理衬底的去除使得从第一衬底106的底部去除有问题的涡电流的来源。因此，与传统器件相比，器件100可以表现出更少的串扰和更少的失真。为了补偿由于下面的处理衬底的去除而导致的第一衬底106的减少的厚度和结构硬度，并且为了提供足够的厚度以足以填充封装件以及为了在制造期间提供结构支撑，在互连结构112的上表面112u上方设置处理衬底124。本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，包括设置在绝缘层上方的半导体层，其中，所述衬底包括晶体管器件区域和射频(RF)区域；互连结构，设置在所述衬底上方并且包括设置在介电结构内的多个金属层；处理衬底，设置在所述互连结构的上表面上方；以及捕获层，使所述互连结构与所述处理衬底分离。

【技术特征摘要】
2015.10.19 US 62/243,442;2016.02.23 US 15/051,1971.一种半导体器件，包括：衬底，包括设置在绝缘层上方的半导体层，其中，所述衬底包括晶体管器件区域和射频(RF)区域；互连结构，设置在所述衬底上方并且包括设置在介电结构内的多个金属层；处理衬底，设置在所述互连结构的上表面上方；以及捕获层，使所述互连结构与所述处理衬底分离。2.根据权利要求1所述的器件，还包括：接触焊盘，设置为与所述衬底的绝缘层的下表面直接物理接触；以及衬底贯通孔，垂直延伸穿过所述半导体层和所述绝缘层并且将所述接触焊盘电耦合至所述互连结构的金属层。3.根据权利要求1所述的器件，其中，所述处理衬底包括硅衬底，并且所述捕获层包括在非平面界面处与所述硅衬底相遇的多晶硅层。4.根据权利要求3所述的器件，其中，所述非平面界面包括从所述硅衬底向下延伸至所述捕获层中的一系列峰。5.根据权利要求1所述的器件，其中，所述射频区域包括射频器件，所述射频器件布置在所述互连结构中并且配置为发出射频信号，其中，所述捕获层配置为捕获由所述射频信号激发的载荷以限制所述处理衬底中的涡电流。6.根据权利要求1所述的器件，还包括：封装层，覆盖所述绝缘层的下表面并且沿着所述器件的侧壁延伸以覆盖所述处理衬底的上表面。7.一种形成半导体器件的方法，包括：提供第一衬底，所述第一衬底包括第一处理衬底、设置在所述第一处理衬底上方的绝缘层以及设置在所述绝缘层上...

【专利技术属性】
技术研发人员：郑国裕，赵治平，蔡冠智，陈世雄，蔡维恭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71