半导体元件的制造方法技术

一种半导体元件的制造方法，包括：形成介电层于基材上；形成蚀刻停止层于介电层；形成第一图案化的硬式罩幕，以定义出蚀刻停止层上的第一沟渠；形成延伸穿过蚀刻停止层与介电层的第二沟渠。第二沟渠是相邻于第一沟渠。上述方法也包括：以第一材料层填入第一沟渠与第二沟渠中；当第一材料层被填入至第二沟渠中时，将第一沟渠延伸穿过蚀刻停止层与介电层，以形成延伸的第一沟渠；形成第一金属线于延伸的第一沟渠中；形成盖层于第一金属线上；以及移除第一金属线的一部分，以形成第一切口。

【技术实现步骤摘要】

本揭露的实施例是有关于一种半导体元件的制造方法，且特别是一种利用自对准本性，以形成内连线结构的半导体元件的制造方法。
技术介绍
半导体集成电路(IC)工业正经历快速的成长。在集成电路设计以及材料的科技进步下，产生许多世代的集成电路，其中每个世代的集成电路都较前一世代具有更小且更复杂的电路。在集成电路的演化进程中，功能密度(即每单位晶片区域的内连线的元件数量)是逐渐地增加，然而几何尺寸(即可使用制程创造的最小元件(或线))是减少。上述尺寸缩小的制程通常提供生产效率增加以及相关的成本降低的优点。上述尺寸缩小的制程也增加集成电路加工与制造的复杂度。为实现上述的进步，需要发展类似的集成电路加工与制造方法。当如金氧半场效晶体管(MOSFET)透过各种技术节点而缩小尺寸时，导线的内连线结构，以及用以容置晶体管与其他元件间的线材的相关介电材料，在集成电路效能上扮演重要的角色。虽然现存的集成电路元件的制造方法已大致上适用于其预定达到的目的，但上述制造方法尚未能满足每个层面。例如：切割金属线为子金属线时的挑战。
技术实现思路
因此本揭露的实施例的一方面提供一种半导体元件的制造方法。在一实施例中，半导体元件的制造方法包括形成介电层于基材上；形成蚀刻停止层于介电层；形成第一图案化的硬式罩幕，以定义出蚀刻停止层上的第一沟渠；形成延伸穿过蚀刻停止层与介电层的第二沟渠。第二沟渠是相邻于第一沟渠。上述方法也包括以第一材料层填入第一沟渠与第二沟渠中；当第一材料层被填入至第二沟渠中时，将第一沟渠延伸过蚀刻停止层与介电层，以形成延伸的第一沟渠；形成第一金属线于延伸的第一沟渠中；形成盖层于第一金属线上；以及，使用蚀刻停止层和第一材料层做为蚀刻罩幕，来移除第一金属线的一部分，以形成第一切口。本揭露的实施例的另一方面提供一种半导体元件的制造方法。在其他实施例中，方法包括形成介电层于基材上；形成蚀刻停止层于介电层上；形成第一沟渠于蚀刻停止层上并延伸至介电层中；形成第一材料层于第一沟渠中；当第一材料层填入第一沟渠中时，形成第二沟渠于蚀刻停止层中并延伸至介电层中；当第一材料层仍保留于第一沟渠中时，形成第一金属线于第二沟渠中；形成盖层于第一金属线上；使用蚀刻停止层和第一材料层做为蚀刻罩幕，来移除盖层的一部分以及第一金属线的一部分，以形成第一切口；以第二材料层填入第一切口中；从第一沟渠移除第一材料层；形成第二金属线于第一沟渠中；以及，使用蚀刻停止层、盖层的一部分以及第二材料层的一部分做为蚀刻罩幕，来移除第二金属线的一部分，以形成第二切口。本揭露的实施例的又一方面提供一种半导体元件的制造方法。在又一其他实施例中，方法包括形成介电层于基材上；形成蚀刻停止层于介电层上；形成第一图案化的硬式罩幕，以定义出蚀刻停止层上的第一沟渠；形成延伸穿过蚀刻停止层与介电层的第二沟渠；以第一材料层填入第一沟渠和第二沟渠中；使第一沟渠延伸穿过蚀刻停止层和介电层，以形成延伸的第一沟渠。当第一沟渠延伸穿过蚀刻停止层和介电层以形成延伸的第一沟渠时，第一材料层是被填入第二沟渠中。上述方法也包括形成第一金属线于延伸的第一沟渠中；形成盖层于第一金属线上；使用蚀刻停止层与第一材料层做为蚀刻罩幕，来移除盖层的一部分以及第一金属线的一部分，以形成第一切口；以第二材料层填入第一切口；当具有盖层的第一金属线仍保留于延伸的第一沟渠中时，自第二沟渠移除第一材料层；形成第二金属线于第二沟渠中；以及，使用蚀刻停止层、盖层的一部分以及第二材料层的一部分做为蚀刻罩幕，来移除第二金属线的一部分，以形成第二切口。附图说明通过以下详细说明并配合附图阅读，可更容易理解本揭露的实施例。在此强调的是，按照产业界的标准做法，各种特征并未按比例绘制，仅为说明的用。事实上，为了清楚的讨论，各种特征的尺寸可任意放大或缩小。图1是绘示根据一些实施例所述的半导体元件的制造方法的示范流程图；图2A、图3A、图4A、图4C、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图13C、图14A、图14C、图15A、图16A、图17A、图18A、图19A、图19C、图20A、图20C、图20E、图21A以及图22A分别是绘示根据一些实施例所述的半导体元件的示范例的上视图；以及图2B、图3B、图4B、图4D、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图13D、图14B、图14D、图15B、图16B、图17B、图18B、图19B、图19D、图20B、图20D、图20F、图21B以及图22B分别是绘示根据一些实施例所述的半导体元件的示范例的剖面图，其是分别沿如图2A、图3A、图4A、图4C、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图13C、图14A、图14C、图15A、图16A、图17A、图18A、图19A、图19C、图20A、图20C、图20E、图21A以及图22A所示的剖线A-A’所绘示。具体实施方式下面的揭露提供了许多不同的实施例或例示，用于实现本揭露的不同特征。部件和安排的具体实例描述如下，以简化本揭露的揭露。当然，这些是仅仅是例示并且不意在进行限制。例如，在接着的说明中叙述在第二特征上方或上形成第一特征可以包括在第一和第二特征形成直接接触的实施例，并且还可以包括一附加特征形成并介于第一和第二特征之间的实施例，从而使得第一和第二特征可以不直接接触。此外，本公开可以在各种例示重复元件符号和/或字母。这种重复是为了简化和清楚的目的，并不在本身决定所讨论的各种实施例和/或配置之间的关系。此外，空间相对术语，如“之下”、“下方”、“低于”、“上方”、“高于”等，在本文中可以用于简单说明如图中所示元件或特征对另一元件(多个)或特征(多个特征)的关系。除了在附图中描述的位向，空间相对术语意欲包含元件使用或步骤时的不同位向。元件可以其他方式定位(旋转90度或者在其它方位)，并且本文中所使用的相对的空间描述，相同可以相应地进行解释。图1是绘示根据一些实施例所述的一或多个的半导体元件的制造方法100的流程图。以下参考如图2A至图22B所示的半导体元件200，以详细说明方法100。请参考图1、图2A以及图2B。方法100始于操作102，其是沉积介电层220于基材210上，并沉积蚀刻停止层(Etch-Stop-Layer；ESL)230于介电层220上。基材210可为大块硅基材。选择性地，基材210可包含如晶体结构的硅(Si)或锗(Ge)的元素半导体；硅锗(SiGe)、碳化硅(SiC)、砷化镓(AsGa)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或铟锑(InSb)的化合物半导体；或上述的组合。可能的基材210也包括绝缘层上覆硅(SOI)基材。绝缘层上覆硅基材的制造可使用氧离子植入硅晶隔离法(SIMOX)、晶圆接合，及/或其他适合的方法。基材210的一些示例也包括绝缘层。绝缘层包括任何适合的材料，包含氧化硅、蓝宝石及/或上述的组合。绝缘层的示例可为埋层氧化层(Buriedoxidelayer；BOX)。可利用任何适合的制程形成绝缘层，适合的制程如植入(例如氧离子植入硅晶隔离法)、氧化、沉积及/或其他适合的制程。在半导本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，其特征在于，包含：形成一介电层于一基材上；形成一蚀刻停止层于该介电层上；形成一第一图案化的硬式罩幕，以定义该蚀刻停止层上的一第一沟渠；形成一第二沟渠，该第二沟渠延伸穿过该蚀刻停止层与该介电层，其中该第二沟渠与该第一沟渠相邻；以一第一材料层填入该第一沟渠与该第二沟渠；当该第一材料层被填入至该第二沟渠中时，将该第一沟渠延伸穿过该蚀刻停止层与该介电层，以形成一延伸的第一沟渠；形成一第一金属线于该延伸的第一沟渠中；形成一盖层于该第一金属线上；以及使用该蚀刻停止层与该第一材料层做为一蚀刻罩幕，来移除该第一金属线的一部分，以形成一第一切口。

【技术特征摘要】
2015.10.12 US 14/880,3791.一种半导体元件的制造方法，其特征在于，包含：形成一介电层于一基材上；形成一蚀刻停止层于该介电层上；形成一第一图案化的硬式罩幕，以定义该蚀刻停止层上的一第一沟渠；形成一第二沟渠，该第二沟渠延伸穿过该蚀刻停止层与该介电层，其中该第二沟...

【专利技术属性】
技术研发人员：蔡政勳，卡罗司·迪亚兹，李忠儒，眭晓林，包天一，吴永旭，陈欣蘋，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71