半导体器件及其制造方法技术

本发明专利技术的实施例提供了一种半导体器件，包括：FinFET组件；多个图案化的伪半导体鳍，布置在所述FinFET组件的多个鳍旁；隔离结构，形成在所述图案化的伪半导体鳍上；以及调整组件，形成在所述图案化的伪半导体鳍上，并且电连接至所述FinFET组件。所述图案化的伪半导体鳍的高度比所述FinFET组件的鳍的高度短。本发明专利技术的实施例还提供了一种制造半导体器件的方法。

【技术实现步骤摘要】
相关申请本申请要求于2015年9月4日提交的美国临时申请第62/214,776号的优先权，其内容结合于此作为参考。
本专利技术实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
技术介绍
半导体集成电路(IC)产业已经历了指数型发展。IC材料和设计中的技术进步已经产生了数代IC，其中每一代IC都比上一代IC具有更小且更复杂的电路。较小的特征尺寸采用多栅极器件，如鳍式场效晶体管(FinFET)器件。之所以称作FinFET，是因为在从衬底延伸的“鳍”上和周围形成栅极。FinFET器件可以使得器件的栅极宽度缩小，同时在包括沟道区的鳍的侧面和顶部上提供栅极。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体器件，包括：FinFET组件；多个图案化的伪半导体鳍，布置在所述FinFET组件的多个鳍旁，其中，所述图案化的伪半导体鳍的高度比所述FinFET组件的鳍的高度短；隔离结构，形成在所述图案化的伪半导体鳍上；以及调整组件，形成在所述图案化的伪半导体鳍上，并且电连接至所述FinFET组件。根据本专利技术的另一方面，提供一种半导体器件，包括：衬底；多个伪半导体鳍，形成在所述衬底上，其中，所述伪半导体鳍形成凹入的顶面；隔离结构，填充位于所述伪半导体鳍之间的多个沟槽；以及组件，设置在所述伪半导体鳍上。根据本专利技术的又一方面，提供了一种制造半导体器件的方法，该方法包括：在衬底上形成多个半导体鳍和多个伪半导体鳍；图案化所述伪半导体鳍，其中，图案化的伪半导体鳍比所述半导体鳍短；在所述图案化的伪半导体鳍上形成隔离结构；在所述衬底上形成包括所述半导体鳍的FinFET组件；以及在所述隔离结构上以及在所述图案化的伪半导体鳍之上形成调整组件。附图说明在阅读附图时，本专利技术的各个方面可从下列详细描述获得最深入理解。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。图1是根据本专利技术的一些实施例的半导体器件的顶视图。图2至图7是根据本专利技术的一些实施例示出的在不同阶段制造半导体器件的FinFET组件的方法。图8是本专利技术的一些实施例的FinFET组件的局部立体图。图9是根据本专利技术一些实施例的半导体器件的FinFET组件截面示图。图10至图15是根据本专利技术的一些实施例示出的在不同阶段制造半导体器件的调整组件的方法。图16是根据本专利技术一些实施例的半导体器件的调整组件的截面图。具体实施方式下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为便于描述，空间相对术语如“在...之下(beneath)”、“在...下方(below)”、“下部(lower)”、“在...之上(above)”、“上部(upper)”等在本文可用于描述附图中示出的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以其他方式定向(旋转90度或在其他方位上)，本文使用的空间相对描述符可同样地作相应解释。图1是根据本专利技术的一些实施例的半导体器件的顶视图。本专利技术的半导体器件100包括FinFET组件200和调整组件300。FinFET组件200包括多个鳍和至少一个栅电极。鳍具有高纵横比，并且在鳍中形成沟道和源/漏极区。栅电极横跨鳍形成。FinFET组件200可应用于存储单元，并且包括多个反相器，例如，交替布置的多个N型反相器和多个P型反相器。包括高电阻层的调整组件300被电连接到FinFET组件200，以调整FinFET组件200的阈值电压。图2至图7是根据本专利技术的一些实施例示出的在不同阶段制造半导体器件的FinFET组件的方法，其中，图2至图7是图1中的FinFET组件的区域A的局部立体图。参照图2。提供衬底210。在一些实施例中，衬底210可以是半导体材料，并且可以包括包含例如渐变层或埋氧层的已知结构。在一些实施例中，衬底210包括可以未掺杂或掺杂(例如，p型、n型或它们的组合)的块状硅。适合半导体器件形成的其他材料也可以使用。其他的材料，诸如锗、石英、蓝宝石和玻璃可选择用于衬底210。可选地，硅衬底210可以是绝缘体上半导体(SOI)衬底或多层结构(诸如形成在块状硅层上的硅锗层)中的有源层。在衬底210中形成多个p阱区216和多个n阱区212。一个n阱区212形成在两个p阱区216之间。p阱区216被注入P型掺杂剂材料(如硼离子)，n阱区212被注入N型掺杂剂材料(如砷离子)。在p阱区216的注入期间，n阱区212覆盖有掩模(如光刻胶)，而在n阱区212的注入期间，p阱区216覆盖有掩模(如光刻胶)。多个半导体鳍222，224形成在衬底210上。半导体鳍224形成在p阱区216上，半导体鳍222形成在n阱区212上。在一些实施例中，半导体鳍224，224包括硅。值得注意的是，图2中的半导体鳍222，224的数量是说明性的，并不应当限制本专利技术的保护范围。本领域的普通技术人员可以根据实际场合选择合适的半导体鳍222，224的数量。例如，可以利用光刻技术来图案化和蚀刻衬底210以形成半导体鳍222，224。在一些实施例中，光刻胶材料层(未示出)沉积在衬底210上方。按照所需图案(这里为半导体鳍222，224)来光照(曝光)光刻胶材料层，并使其显影以去除光刻胶材料的一部分。剩下的光刻胶材料保护下方的材料免受后续的工艺步骤(例如蚀刻)的影响。应当注意的是，诸如氧化物或氮化硅掩模的其他掩模也可以用在蚀刻工艺中。参照图3。多个隔离结构230形成在衬底210上。通过采用正硅酸乙酯(TEOS)并且以氧气为前体的化学汽相沉积(CVD)技术来形成隔离结构230，隔离结构230用作围绕半导体鳍222，224的浅沟槽隔离(STI)。在其他的一些实施例中，隔离结构230是SOI晶圆的绝缘层。参照图4。至少一个伪栅极240形成在半导体鳍222，224的一部分上，并且露出半导体鳍222，224的其他部分。伪栅极240可形成为跨过多个半导体鳍222，224。如图4所示，多个栅极间隔件250形成在衬底210的上方并且沿着伪栅极240的侧面形成。在一些实施例中，栅极间隔件250可包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。栅极间隔件250可包括单层或多层结构。栅极间隔件250的覆盖层(blanketlayer)可通过CVD、PVD、ALD或其他合适的技术来形成。然后，对覆盖层执行各向异性蚀刻以在伪栅极240的两侧上形成一对栅极间隔件250。在一些实施例中，栅极间隔件250用于偏置随后形成的诸如源/漏极区的掺杂区域。栅极间隔件250还可以用于设计或修改源/漏极区(结)轮廓。在半导体鳍222，224的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：鳍式场效应晶体管组件；多个图案化的伪半导体鳍，布置在所述鳍式场效应晶体管组件的多个鳍旁，其中，所述图案化的伪半导体鳍的高度比所述鳍式场效应晶体管组件的鳍的高度短；隔离结构，形成在所述图案化的伪半导体鳍上；以及调整组件，形成在所述图案化的伪半导体鳍上，并且电连接至所述鳍式场效应晶体管组件。

【技术特征摘要】
2015.09.04 US 62/214,776;2016.01.07 US 14/990,6031.一种半导体器件，包括：鳍式场效应晶体管组件；多个图案化的伪半导体鳍，布置在所述鳍式场效应晶体管组件的多个鳍旁，其中，所述图案化的伪半导体鳍的高度比所述鳍式场效应晶体管组件的鳍的高度短；隔离结构，形成在所述图案化的伪半导体鳍上；以及调整组件，形成在所述图案化的伪半导体鳍上，并且电连接至所述鳍式场效应晶体管组件。2.根据权利要求1所述的半导体器件，其中，所述图案化的伪半导体鳍形成凹入的顶面。3.根据权利要求1所述的半导体器件，其中，在中心部分的所述图案化的伪半导体鳍比在边缘部分的所述图案化的伪半导体鳍短。4.根据权利要求1所述的半导体器件，其中，所述隔离结构填充位于所述图案化的伪半导体鳍之间的多个沟槽。5.根据权利要求1所述的半导体器件，其中，所...

【专利技术属性】
技术研发人员：黄钲谦，刘继文，曾鸿辉，江宗育，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71