半导体器件及制造其的方法技术

本发明专利技术中的半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极。封装基板包括以下部件：基板主体；以及设置在所述基板主体的表面上的多个配线和阻焊层。多个包含焊料的电极包括多个第一电极和多个第二电极，多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中间，多个第一电极和多个第二电极以交替方式排列在行方向和列方向上。上述多个配线包括多个第一配线和多个第二配线。多个第一配线使多个第一电极彼此连接，并且多个第二配线使多个第二电极彼此连接。

【技术实现步骤摘要】
【国外来华专利技术】
本公开涉及利用倒装芯片技术的半导体器件以及制造该半导体器件的方法。
技术介绍
近年来，具有图片输出功能的设备，例如智能手机、平板计算机、电视接收机以及游戏机，在显示分辨率方面有了显着的改进。为了适应于此，已经扩展了安装在这种装置中的图像处理器LSI(大规模集成电路)所期望的存储器带宽(memoryband)。用于实现宽的存储器带宽的已知技术可以包括如专利文献1中所公开的叠层芯片(chiponchip)(CoC)。但是，由于使用具有特殊接口的DRAM(动态随机存取存储器)或使用诸如使用微凸块的精细连接的技术，CoC技术会倾向于导致更高的成本。因此，通常的方法可以是使用具有标准DDR(双数据速率)接口的多个DRAM，并且通过增加图像处理器LSI与DRAM之间的连接通道的数量来确保存储器带宽。64位接口在诸如智能手机的装置中实际使用，并且预期这种接口的使用将在未来扩展。此外，半导体器件的小型化允许在芯片中集成更多数量的晶体管。这使得在一个芯片中集成更多功能成为可能。例如，当前在智能手机或平板计算机中使用的应用处理器以及包含在数字电视接收器中的LSI，主要使用将CPU(中央处理单元)、GPU(图形处理单元)以及各种接口单元化为一个芯片的芯片。存储器接口的多沟道以及一个芯片中的功能集成的这种进步已经引起了将LSI连接至外部的端子数量增加的趋势。在现有技术中，通常采用其中半导体芯片通过引线接合连接至封装基板的封装方法。然而，近年来，为了适应连接端子的增加，已经增加采用所谓的倒装芯片技术。倒装芯片技术涉及使用焊料凸块将半导体芯片连接至封装基板。具体地，通常在倒装芯片技术中使用的技术称为C4(可控塌陷芯片连接)，如例如在专利文献2中所公开的。在C4技术中，在封装基板的一侧上，可以预先在阻焊剂上设置开口。每个开口可以具有与要用于连接的焊料凸块的尺寸基本相同的尺寸。可以在开口中印刷膏状焊料材料。然后，可以使用焊剂将预先设置有焊料凸块的芯片安装在印刷的焊料材料上。通过批量回流方法，焊料可以熔化以形成连接。可以填充底部填充树脂用于在芯片与封装基板之间密封。使用这种技术，由于以下原因，端子间间距的小型化会变得困难。首先，为了确保芯片与封装基板之间的间隙以填充底部填充树脂，期望增加形成在芯片的一侧上的焊料凸块的直径。第二，焊膏可以通过印刷方法形成，导致难以形成精细图案。因此，连接端子之间的间距可以变为约150μm至180μm(包括两个端值)。这导致预期难以适应将来信号的数量的增加或者由于器件小型化引起的芯片收缩。考虑到如上所述的当前情况，为了进一步增加信号端子密度并且降低基板成本的目的，专利文献3公开了一种技术，其包括直接在配线上执行倒装芯片。在现有的C4技术中，可以在封装基板上形成具有比凸块直径大的尺寸的焊盘(land)。相反，在该技术中，可以将凸块按压到具有比凸块直径小的宽度的配线上，利用配线迫使其自身进入凸块，以将凸块和配线接合在一起。因此，即使在使用具有小直径的凸块的情况下，该技术也在努力实现高接合强度方面进行了改进。此外，通常可以使用在金属柱或所谓的柱上执行焊料电镀的凸块结构(柱状凸块)。这使得即使在使用具有小直径的凸块的情况下，也可以确保期望用于注入底部填充树脂的在芯片与封装基板之间的间隙。另一方面，在包含焊料的电极(诸如柱状凸块)仅布置在半导体芯片的外围部分中的情况下，由于在半导体芯片中从包含焊料的电极到晶体管的大的配线电阻，因此会发生电压降。因此，例如，上述专利文献3公开了一种阵列布置，其中用于电源的柱状凸块可以布置在半导体芯片的中心部分内。用于电源的柱状凸块可以各自具有与外围部分中的柱状凸块的配置类似的配置。外围部分中的每个柱状凸块可以通过封装基板上的配线连接至用于连接至封装基板的下层的通孔。同时，与外围部分中的柱状凸块一样，中心部分内的柱状凸块也可以各自通过封装基板上的配线连接至用于连接至封装基板的下层的通孔。中心部分内的柱状凸块还可以连接至下层的电源图案或接地图案。现有技术文献专利文献专利文献1：特开2010-192886号公报专利文献2：美国专利第5900675号的说明书专利文献3：特开2012-119648号公报
技术实现思路
然而，封装基板上的通孔的尺寸大于柱状凸块的尺寸。因此，在如上述专利文献3中通孔可以针对柱状凸块中的每一个设置在中心部分内的配置中，这导致允许布置的柱状凸块的数量受到限制。因此，难以在半导体芯片的中心部分内提供包括焊料的电极(诸如柱状凸块)的高致密化布置。由于半导体芯片中的配线电阻引起的电压降没有充分消除。因此，期望提供一种半导体器件及制造其的方法，使得能够在半导体芯片的中心部分内高密度地布置包含焊料的电极，并且对半导体芯片执行适当的电源供应。根据本公开的实施方式的半导体器件包括半导体芯片以及其上安装有半导体芯片的封装基板。半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极。封装基板包括基板主体、多个配线以及阻焊层，其中多个配线和阻焊层设置在基板主体的前表面上。阻焊层作为连续层设置在基板主体的前表面和多个配线上，并且阻焊层在多个配线中的每一个上具有一个或多个开口。一个或多个开口允许在一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部暴露。多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分。多个包含焊料的电极包括多个第一电极和多个第二电极，其中多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置。多个配线包括多个第一配线和多个第二配线，其中多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。在根据本公开的实施方式的半导体器件中，多个包含焊料的电极包括多个第一电极和多个第二电极。多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置。多个配线包括多个第一配线和多个第二配线。多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。因此，与针对多个包含焊料的电极中的每一个设置通孔的配置相比，减少了封装基板上的通孔的数量，并且高密度地布置包含焊料的电极。因此抑制了由于半导体芯片中的配线电阻引起的电压降。根据本公开的实施方式的制造半导体器件的第一方法包括：将半导体芯片与封装基板对准，其中半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，并且封装基板包括基板主体、多个配线以及阻焊层，其中多个配线和阻焊层设置在基板主体的前表面上；将半导体芯片暂时接合至封装基板；通过回流加热将多个包含焊料的电极连接至多个配线；以及在半导体芯片与封装基板之间注入底部填充树脂，并且使底部填充树脂固化。阻焊层作为连续层设置在基板主体的前表面和多个配线上，并且阻焊层在多个配线中的每一个上具有一个或多个开口。一个或多个开口允许在一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部暴露。多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分。多个包含焊料的电极包括多个第一电极和多个第二电极，其中多个第一电极提供本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体芯片；以及封装基板，所述半导体芯片安装在所述封装基板上，其中，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极，所述封装基板包括基板主体、多个配线以及阻焊层，所述多个配线和所述阻焊层设置在所述基板主体的表面上，所述阻焊层作为连续层设置在所述基板主体的表面和所述多个配线上，并且所述阻焊层在所述多个配线中的每一个上具有一个或多个开口，所述一个或多个开口允许暴露在所述一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部，所述多个包含焊料的电极各自覆盖在所述一个或多个开口内的配线的暴露部分，所述多个包含焊料的电极包括多个第一电极和多个第二电极，所述多个第一电极提供第一电位，并且所述多个第二电极提供不同于所述第一电位的第二电位，在所述芯片主体的中心部分内，所述多个第一电极和所述多个第二电极在行方向和列方向上交替地布置，并且所述多个配线包括多个第一配线和多个第二配线，所述多个第一配线连接所述多个第一电极，并且所述多个第二配线连接所述多个第二电极。

【技术特征摘要】
【国外来华专利技术】2014.06.27 JP 2014-1323321.一种半导体器件，包括：半导体芯片；以及封装基板，所述半导体芯片安装在所述封装基板上，其中，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极，所述封装基板包括基板主体、多个配线以及阻焊层，所述多个配线和所述阻焊层设置在所述基板主体的表面上，所述阻焊层作为连续层设置在所述基板主体的表面和所述多个配线上，并且所述阻焊层在所述多个配线中的每一个上具有一个或多个开口，所述一个或多个开口允许暴露在所述一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部，所述多个包含焊料的电极各自覆盖在所述一个或多个开口内的配线的暴露部分，所述多个包含焊料的电极包括多个第一电极和多个第二电极，所述多个第一电极提供第一电位，并且所述多个第二电极提供不同于所述第一电位的第二电位，在所述芯片主体的中心部分内，所述多个第一电极和所述多个第二电极在行方向和列方向上交替地布置，并且所述多个配线包括多个第一配线和多个第二配线，所述多个第一配线连接所述多个第一电极，并且所述多个第二配线连接所述多个第二电极。2.根据权利要求1所述的半导体器件，其中，所述多个第一配线相对于所述列方向在倾斜方向上连接所述多个第一电极，并且所述多个第二配线在所述倾斜方向上连接所述多个第二电极。3.根据权利要求2所述的半导体器件，其中，所述一个或多个开口包括在所述多个第一配线中的每一个上的多个第一开口和在所述多个第二配线中的每一个上的多个第二开口，所述多个第一配线包括垂直线部分和斜线部分，所述垂直线部分在所述列方向上与所述多个第一开口中的每一个相交，并且所述斜线部分在所述倾斜方向上连接所述垂直线部分，并且所述多个第二配线包括垂直线部分和斜线部分，所述垂直线部分在所述列方向上与所述多个第二开口中的每一个相交，并且所述斜线部分在所述倾斜方向上连接所述垂直线部分。4.根据权利要求2所述的半导体器件，其中，所述多个第一配线和所述多个第二配线各自是直线。5.根据权利要求4所述的半导体器件，其中，所述一个或多个开口包括在所述多个第一配线中的每一个上的多个第一开口和在所述多个第二配线中的每一个上的多个第二开口，所述多个第一开口和所述多个第二开口各自具有在所述列方向上伸长的矩形的平面形状，所述多个第一配线各自布置为通过在所述多个第一开口中的每一个的对角线方向上相对的两个拐角倾斜地穿过所述多个第一开口，并且所述多个第二配线各自布置为通过在所述多个第二开口中的每一个的对角线方向上相对的两个拐角倾斜地穿过所述多个第二开口。6.根据权利要求5所述的半导体器件，其中，所述多个第一开口和所述多个第二开口在所述行方向和所述列方向上以均匀间距布置，并且所述多个第一配线和所述多个第二配线各自是相对于所述列方向倾斜45度的直线。7.根据权利要求1所述的半导体器件，其中，所述多个包含焊料的电极包括在所述半导体芯片的外围部分中的多个第三电极，所述封装基板包括在所述基板主体的中心部分内的芯片安装区域，并且所述多个配线包括多个第三配线，所述多个第三配线从所述芯片安装区域的外围部分向所述基板主体的外侧或内侧延伸并且在所述芯片安装区域的每一侧彼此平行地布置。8.根据权利要求7所述的半导体器件，其中，所述一个或多个开口包括在所述多个第三配线中的每一个上的第三开口，并且所述第三开口具有在所述第三开口内的所述第三配线的长度方向上伸长的平面形状，所述第三开口的长度根据所述封装基板的热膨胀系数调节。9.根据权利要求1所述的半导体器件，其中，所述多个包含焊料的电极中的每一个从布置所述芯片主体的一侧依次包括柱状金属层和焊料层，并且所述柱状金属层由具有比构成所述焊料层的焊料的熔点更高的熔点的金属制成。10.根据权利要求9所述的半导体器件，其中，所述柱状金属层的高度高于所述焊料层的高度。11.根据权利要求9所述的半导体器件，其中，所述焊料层的体积大于所述开口的体积。12.根据权利要求8所述的半导体器件，其中，所述第三开口的长度满足表达式1L>(a-3.5)*D*(T-25)*10-6+d...表达式1(在表达式1中，L表示所述第三开口的长度(mm)，a表示所述封装基板的等效热膨胀系数(ppm/℃)，D表示从所述封装基板的中心到所述第三开口的中心的距离(mm)，T表示所述焊料的熔点(℃)，以及d表示所述多个第三电极中的每一个的直径。)13.根据权利要求1所述的半导体器件，其中，所述多个配线中的每一个包括：由铜(Cu)作为主要成分制成的金属配线...

【专利技术属性】
技术研发人员：村井诚，高冈裕二，佐藤和树，山田宏行，
申请(专利权)人：索尼公司，
类型：发明
国别省市：日本;JP