半导体器件结构及其形成方法技术

本发明专利技术提供了半导体器件结构。该半导体器件结构包括具有第一表面、第二表面和凹槽的第一半导体衬底。第二表面与第一表面相对。该凹槽穿过第一半导体衬底。该半导体器件结构包括位于第二表面上方的第一布线层。该半导体器件结构包括第一接合焊盘，该第一接合焊盘位于凹槽中并且延伸至第一布线层以电连接至第一布线层。该半导体器件结构包括位于第一接合焊盘上方的镍层。该半导体器件结构包括位于镍层上方的金层。本发明专利技术的实施例还涉及半导体器件结构的形成方法。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年8月14日提交的美国临时申请第62/205,526号的权益，其全部内容结合于此作为参考。
本专利技术的实施例涉及集成电路器件，更具体地，涉及半导体器件结构及其形成方法。
技术介绍
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC。每一代都比上一代具有更小和更复杂的电路。然而，这些进步已经增加了处理和制造IC的复杂性。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，由于部件尺寸不断减小，制造工艺不断地变得更加难以实施。因此，形成尺寸越来越小的可靠的半导体器件是一个挑战。
技术实现思路
本专利技术的实施例提供了一种半导体器件结构，包括：第一半导体衬底，具有第一表面、第二表面和凹槽，其中，所述第二表面与所述第一表面相对，并且所述凹槽穿过所述第一半导体衬底；第一布线层，位于所述第二表面上方；第一接合焊盘，位于所述凹槽中并且延伸至所述第一布线层以电连接至所述第一布线层；镍层，位于所述第一接合焊盘上方；以及金层，位于所述镍层上方。本专利技术的另一实施例提供了一种半导体器件结构，包括：第一半导体衬底，具有表面和凹槽，其中，所述凹槽穿过所述第一半导体衬底；第一布线层，位于所述表面上方；镍层，位于所述凹槽中并且延伸至所述第一布线层以电连接至所述第一布线层；以及金层，位于所述镍层上方。本专利技术的又一实施例提供了一种用于形成半导体器件结构的方法，包括：提供具有表面的第一半导体衬底；在所述表面上方形成第一布线层；在所述第一半导体衬底中形成凹槽，其中，所述凹槽穿过所述第一半导体衬底以暴露所述第一布线层；在所述凹槽中形成第一接合焊盘，其中，所述第一接合焊盘延伸至所述第一布线层以电连接至所述第一布线层；在所述第一接合焊盘上方形成镍层；以及在所述镍层上方形成金层。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1L是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图1L-1是根据一些实施例的图1L的接合焊盘、镍层和金层的顶视图。图1L-2是根据一些实施例的图1L的接合焊盘、镍层和金层的顶视图。图1L-3是根据一些实施例的图1L的接合焊盘、镍层和金层的顶视图。图2是根据一些实施例的半导体器件结构的截面图。图3是根据一些实施例的半导体器件结构的截面图。图4是根据一些实施例的半导体器件结构的截面图。图5A至图5B是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图6是根据一些实施例的半导体器件结构的截面图。图7是根据一些实施例的半导体器件结构的截面图。图8是根据一些实施例的半导体器件结构的截面图。图9是根据一些实施例的半导体器件结构的截面图。图10是根据一些实施例的半导体器件结构的截面图。图11是根据一些实施例的半导体器件结构的截面图。图12是根据一些实施例的半导体器件结构的截面图。图13是根据一些实施例的半导体器件结构的截面图。图14是根据一些实施例的半导体器件结构的截面图。图15是根据一些实施例的半导体器件结构的截面图。图16是根据一些实施例的半导体器件结构的截面图。图17是根据一些实施例的半导体器件结构的截面图。图18A是根据一些实施例的半导体器件结构的截面图。图18B是根据一些实施例的图18A的半导体器件结构的镍层、导电环结构以及部分布线层的顶视图。图19是根据一些实施例的半导体器件结构的截面图。图20是根据一些实施例的半导体器件结构的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。应该理解，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其它实施例，可以替换或消除所描述的一些操作。图1A至图1L是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。如图1A所示，根据一些实施例，提供了半导体衬底110。根据一些实施例，半导体衬底110具有彼此相对的表面112和114。根据一些实施例，半导体衬底110是半导体晶圆(诸如硅晶圆)或部分半导体晶圆。在一些实施例中，半导体衬底110由包括单晶、多晶或非晶结构的硅或锗的元素半导体材料制成。在一些其它实施例中，半导体衬底110由诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟的化合物半导体；诸如SiGe或GaAsP的合金半导体；或它们的组合制成。半导体衬底110也可以包括多层半导体、绝缘体上半导体(SOI)(诸如绝缘体上硅或绝缘体上锗)或它们的组合。如图1A所示，根据一些实施例，表面114具有凹槽114a。如图1A所示，根据一些实施例，在凹槽114a中形成绝缘层10。根据一些实施例，绝缘层10填充在凹槽114a中。根据一些实施例，绝缘层10由诸如氢化碳氧化硅(SiCO:H)、氮氧化硅、氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化的硅酸盐玻璃(FSG)、低k材料、多孔介电材料或它们的组合的任何合适的绝缘材料制成。如图1A所示，根据一些实施例，在表面114和绝缘层10上方沉积介电层120。根据一些实施例，介电层120是多层结构。根据一些实施例，介电层120包括彼此堆叠的介电层(未示出)。根据一些实施例，介电层120由诸如氢化碳氧化硅(SiCO:H)、氮氧化硅、氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化的硅酸盐玻璃(FSG)、低k材料、多孔介电材料或它们的组合的任何合适的介电材料制成。根据一些实施例，通过诸如CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合的任何合适的工艺沉积介电层120。如图1A所示，根据一些实施例，在介电层120中形成布线层132和134。在一些实施例中，布线层136嵌入在介电层120内。根据一些实施例，布线层136由介电层120暴露。布线层132、134和136由诸如铜、铜合金、银、金、铝或它本文档来自技高网...

【技术保护点】
一种半导体器件结构，包括：第一半导体衬底，具有第一表面、第二表面和凹槽，其中，所述第二表面与所述第一表面相对，并且所述凹槽穿过所述第一半导体衬底；第一布线层，位于所述第二表面上方；第一接合焊盘，位于所述凹槽中并且延伸至所述第一布线层以电连接至所述第一布线层；镍层，位于所述第一接合焊盘上方；以及金层，位于所述镍层上方。

【技术特征摘要】
2015.08.14 US 62/205,526;2015.11.05 US 14/933,6191.一种半导体器件结构，包括：第一半导体衬底，具有第一表面、第二表面和凹槽，其中，所述第二表面与所述第一表面相对，并且所述凹槽穿过所述第一半导体衬底；第一布线层，位于所述第二表面上方；第一接合焊盘，位于所述凹槽中并且延伸至所述第一布线层以电连接至所述第一布线层；镍层，位于所述第一接合焊盘上方；以及金层，位于所述镍层上方。2.根据权利要求1所述的半导体器件结构，还包括：导线，将所述金层连接至第二接合焊盘。3.根据权利要求1所述的半导体器件结构，还包括：导电凸块，位于所述金层上方。4.根据权利要求1所述的半导体器件结构，还包括：第一介电层，位于所述第二表面上方，其中，所述第一布线层位于所述第一介电层中；第二布线层，嵌入在所述第一介电层内；第二半导体衬底；第二介电层，位于所述第二半导体衬底上方并且与所述第一介电层接合；以及第三布线层，嵌入在所述第二介电层内并且与所述第二布线层接合。5.根据权利要求1所述的半导体器件结构，还包括：第一介电层，位于所述第二表面上方，其中，所述第一布线层位于所述第一介电层中；第二布线层，嵌入在所述第一介电层内；第二半导体衬底；...

【专利技术属性】
技术研发人员：杨明宪，王俊智，杨敦年，洪丰基，黄信耀，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71