半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，该半导体元件包含一硅基底，一鳍状结构以及一浅沟隔离。该鳍状结构是设置于该硅基底上且包含一硅锗层，该硅锗层自该鳍状结构的一顶端朝下延伸且至少约占该鳍状结构80％至90％。该浅沟隔离部分覆盖该鳍状结构。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件及其形成方法，尤其是涉及一种形成有硅锗外延结构的半导体元件及其形成方法。
技术介绍
近年来，随着场效晶体管(fieldeffecttransistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(finfieldeffecttransistor,FinFET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininducedbarrierlowering,DIBL)效应，并可以抑制短通道效应(shortchanneleffect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。然而，在现行的鳍状场效晶体管元件制作工艺中，鳍状结构的设计仍存在许多瓶颈，进而影响整个元件的漏电流及整体电性表现。因此如何改良现有鳍状场效晶体管制作工艺即为现今一重要课题。
技术实现思路
本专利技术的一目的在于提供一种半导体元件，其具有均匀分布于鳍状结构内的一硅锗层，因而可有效地提升通道区的载流子迁移率以及整体的元件效能。本专利技术的另一目的在于提供一种形成半导体元件的方法，其可形成可均匀地分布在鳍状结构内至少80％至90％的一硅锗层，因而可有效地提升通道区的载流子迁移率以及整体的元件效能。为达上述目的，本专利技术的一实施例提供一种半导体元件，其包含一硅基底，一鳍状结构以及一浅沟隔离。该鳍状结构是设置于该硅基底上且包含一硅锗层，该硅锗层自该鳍状结构的一顶端朝下延伸且至少约占该鳍状结构80％至90％。该浅沟隔离部分覆盖该鳍状结构。为达上述目的，本专利技术的一实施例提供一种形成半导体元件的方法，包含以下步骤。首先，在一硅基底上形成一鳍状结构，该鳍状结构由硅组成。接着，在该鳍状结构的侧壁上选择性地形成一外延层。然后，进行一锗浓缩制作工艺，以在该鳍状结构形成一硅锗层并使该外延层转变成一氧化层，该硅锗层自该鳍状结构的一顶端朝向一底端延伸且至少约占该鳍状结构80％至90％。最后，在该锗浓缩制作工艺后形成一浅沟隔离，覆盖该鳍状结构的一底部。本专利技术的半导体元件及其形成方法，主要是在含硅的基底及鳍状结构表面形成外延层，再进行锗浓缩制作工艺。使得该外延层与氧反应而转变为一氧化层，同时使外延层发生致密化效应而将其内的锗元素向内推挤。因此，源自于的外延层锗元素会大量累积在该鳍状结构及基底内，进而在该鳍状结构及基底内形成一硅锗层。利用该硅锗层的晶格常数(latticeconstant)大于该硅基底晶格的特点，其可对后续形成的半导体晶体管的通道区产生应力，由此达到增加通道区的载流子迁移率(carriermobility)，以及提升元件效能等目的。附图说明图1至图5为本专利技术第一实施例中形成半导体元件的方法的步骤剖面示意图；图6至图10为本专利技术第二实施例中形成半导体元件的方法的步骤剖面示意图。符号说明100基底101鳍状结构103、107硅锗层105衬垫层110图案化掩模111氧化硅层113氮化硅层130、135外延层131、136氧化硅层150、151、153绝缘层170、171栅极介电层190、191栅极层具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。请参照图1至图5，所绘示者为本专利技术第一实施例中半导体元件的形成方法的步骤示意图。首先，提供一基底100，例如是一硅基底、一含硅基底或一硅覆绝缘(silicon-on-insulator,SOI)基底等半导体基底。基底100形成有至少一鳍状结构101，在硅制作工艺(bulksilicon)的实施态样中，鳍状结构101的形成方式优选是利用一间隙壁自对准双图案法(spacerself-aligneddouble-patterning,SADP)，也就是侧壁图案转移(sidewallimagetransfer,SIT)技术，包含通过一光刻暨蚀刻制作工艺在基底100上形成多个图案化牺牲层(未绘示)，依序进行沉积及蚀刻制作工艺，以于各该图案化牺牲层的侧壁形成一间隙壁(未绘示)，后续，去除该图案化牺牲层，并通过该间隙壁的覆盖再进行一蚀刻制作工艺，使得该间隙壁的图案被转移至单层或多层结构的一图案化掩模110，例如包含由一氮化硅(siliconnitride)层111以及一氧化硅层113所组成的复合结构。之后，再经过一蚀刻制作工艺，将图案化掩模110的图案转移至下方的基底100中，形成多个浅沟槽(shallowtrench,未绘示)，同时定义出各鳍状结构101。然而，本领域者应可轻易了解，本专利技术的鳍状结构也可能以其他方式形成，并不限于前述的制作工艺。例如，在另一实施例中，鳍状结构101的形成方式也可选择先于基底100上形成一图案化硬掩模层(未绘示)，再利用一外延制作工艺于暴露于该图案化硬掩模层外的基底100上长出包含硅的半导体层(未绘示)，以作为相对应的鳍状结构。或者，在其他例如包含硅覆绝缘基底的实施态样(未绘示)中，则可利用图案化掩模110来蚀刻基底100的一半导体层(未绘示)，并停止于该半导体层下方的一底氧化层(未绘示)以形成该等鳍状结构。此外，在本专利技术的另一实施例中，还可另进行一鳍状结构切割(fin-cut)制作工艺，去除一部分的鳍状结构，形成后续制作工艺中所需的鳍状结构布局(未绘示)，但并不以此为限。接着，进行一选择性外延成长(selectiveepitaxialgrowth,SEG)制作工艺，以在基底100及鳍状结构101的表面上形成一外延层130。外延层130可以包含一硅锗(silicongermanium,SiGe)层、硅化锗硼(SiGeB)层或硅化锗锡(SiGeSn)层，例如是约包含20％至50％的锗，但不以此为限。在本实施例中，外延层130可以是共形地形成在基底100及鳍状结构101所暴露的所有硅表面上，且优选是使一部分的外延层130自鳍状结构101的表面进一步向上延伸至高于图案化掩模110与鳍状结构101的交界。也就是说，外延层130的顶面高于图案化掩模110与鳍状结构101的交界，如图2所示，但不以此为限。在另一实施例中，也可选择形成顶面与该交界齐平的一外延层(未绘示)。随后，进行一锗浓缩(germaniumcondensation)制作工艺，以在鳍状结构101内形成一硅锗层103。具体来说，该锗浓缩制作工艺例如是在约为800℃至1100℃的含氧环境下进行。由此，至少部分的外延层130可与氧反应而形成一氧化层，优选为全部的外延层130完全与氧反应成氧化层，例如是一氧化硅层131，同时，在该氧化反应下，外延层130内的锗元素可发生致密化效应(condensation)而逐渐往其内侧的鳍状结构101及基底100聚集。在此情况下，大量的锗元素累积在鳍状结构101及基底100内，本文档来自技高网...

【技术保护点】
一种半导体元件，包含：硅基底；鳍状结构，设置于该硅基底上，该鳍状结构包含一硅锗层，该硅锗层自该鳍状结构的一顶端朝下延伸且至少约占该鳍状结构的80％至90％；以及浅沟隔离，部分覆盖该鳍状结构。

【技术特征摘要】
2015.08.12 TW 1041262431.一种半导体元件，包含：硅基底；鳍状结构，设置于该硅基底上，该鳍状结构包含一硅锗层，该硅锗层自该鳍状结构的一顶端朝下延伸且至少约占该鳍状结构的80％至90％；以及浅沟隔离，部分覆盖该鳍状结构。2.如权利要求1所述的半导体元件，其中，该浅沟隔离覆盖该鳍状结构的一底部。3.如权利要求2所述的半导体元件，其中，该浅沟隔离约覆盖该鳍状结构的20％至50％。4.如权利要求1所述的半导体元件，其中，该硅锗层布满于该鳍状结构。5.如权利要求4所述的半导体元件，其中，该硅锗层还延伸至该硅基底内。6.如权利要求1所述的半导体元件，其中，该浅沟隔离包含：第一浅沟隔离，设置于该硅基底且约覆盖该鳍状结构的10％至20％；以及第二浅沟隔离，设置于该第一浅沟隔离之上。7.如权利要求6所述的半导体元件，其中，该硅锗层的一底面低于该第一绝缘层的一顶面。8.如权利要求6所述的半导体元件，还包含：衬垫层，设置于该鳍状结构与该第一浅沟隔离之间。9.如权利要求8所述的半导体元件，其中，该衬垫层还设置于该硅基底上。10.如权利要求8所述的半导体元件，其中，该衬垫层覆盖该硅锗层的一部分。11.如权利要求1所述的半导体元件，其中，该硅锗层约包含30％至80％的锗。12.如权利要求1所述的半导体元件，还包含：栅极结构，横跨该鳍状结构，其中该栅极结构包含栅极介电层以及栅极层。13.一种形成半导体元件的方法，包...

【专利技术属性】
技术研发人员：邱崇益，洪世芳，林昭宏，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71