高电压晶体管和低电压非平面晶体管的单片集成制造技术

跨多个非平面半导体主体的高电压晶体管(例如，鳍状物或纳米线)利用个体的非平面半导体主体与非平面晶体管单片地集成。非平面FET可以用于IC内的低电压CMOS逻辑电路，而高电压晶体管可以用于在IC内的高电压电路。栅极叠置体可以设置在将一对鳍状物分隔开的高电压沟道区之上，所述鳍状物中的每个鳍状物用作高电压器件的源极/漏极的部分。高电压沟道区可以是相对于鳍状物凹进的衬底的平面长度。高电压栅极叠置体可以使用包围鳍状物的隔离电介质作为厚栅极电介质。高电压晶体管可以包括被形成到衬底中的由高电压栅极叠置体分隔开的一对掺杂阱，一个或多个鳍状物被包含在每个阱内。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例通常涉及单片集成电路(IC)的制造，并且更具体而言涉及与非平面高性能低电压(逻辑)晶体管结构兼容的高电压晶体管结构。
技术介绍
单片IC通常包括在衬底之上制造的大量有源器件(例如金属-氧化物-半导体场效应晶体管(MOSFET)等)以及无源器件(例如电阻器等)。当前的片上系统(SoC)技术致力于积极地按比例缩放FET栅极长度(Lg)以根据摩尔定律提供性能和面积比例缩放。低泄漏和/或高电压晶体管在SoC应用中是重要的，但至少部分地由于高电压晶体管的架构与高性能逻辑晶体管的架构的背离而使得横向比例缩放变得更加困难。横向比例缩放还减小了栅极-接触部间隔，这增加了峰值电场，从而进一步减小晶体管的高电压操作窗口。此外，横向比例缩放加剧了热载流子效应，该效应是高电压晶体管的主要限制因素。迄今为止，与高级CMOS架构和高电压晶体管架构的这个不兼容性促成昂贵的并遭受性能限制的芯片外解决方案。实现非平面晶体管(例如finFET)与能够具有带明显更大的等效氧化物厚度(EOT)和更大的栅极-漏极间隔的栅极电介质的晶体管单片地集成的器件架构对于采用功率管理电路、电荷泵器件、RF功率放大电路等的复杂单片SOCIC设计是有利的，所述单片SOCIC设计需要可以经受比逻辑电路所需的更高的击穿电压的晶体管。附图说明在附图中通过示例的方式而非限制的方式示出了本文中所描述的材料。为了说明的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件被放大。此外，如果认为合适，则在附图当中重复附图标记以指示对应或相似的元件。在附图中：图1A是根据实施例的包括与finFET单片地集成的高电压晶体管的IC结构的等距视图；图1B和1C是根据实施例的图1A中所示的IC结构的一部分的等距视图，其中，finFET栅极叠置体的层被去除以进一步示出高电压晶体管的非平面半导体主体；图2A、2B、2C和2D是根据实施例的集成在非平面晶体管结构的阵列内的高电压晶体管的平面视图；图3是示出根据实施例的形成高电压晶体管和finFET的方法的流程图；图4A、4B、4C、4D和4E是根据实施例的当执行图3中所描绘的方法中的选定操作时演进的高电压晶体管和finFET的截面视图；图5是根据本专利技术的实施例的采用包括高电压晶体管和finFET的IC结构的移动计算平台和数据服务器机器；以及图6是根据本专利技术的实施例的电子计算设备的功能方框图。具体实施方式参考附图描述了一个或多个实施例。尽管详细描绘并讨论了具体构造和布置，但应当理解的是，这么做仅是出于说明性的目的。相关领域中的技术人员将认识到，在不背离本说明书的精神和范围的情况下其它构造和布置是可能的。对于相关领域中的技术人员将显而易见的是，本文中所描述的技术和/或布置可以用于除本文中详细描述的系统和应用以外的多种其它系统和应用中。在以下具体实施方式中参考附图，附图形成了本说明书的一部分并且示出了示例性实施例。此外，要理解的是可以使用其它实施例，并且可以在不脱离所要求保护的主题的情况下做出结构和/或逻辑变化。还应当指出，例如，上、下、顶、底等方向和引用仅可以用于方便描述附图中的特征。因此，不应以限制性意义考虑以下具体实施方式，并且所要求保护的主题的范围仅由所附权利要求及其等同物限定。在以下描述中，阐述了很多细节，然而对于本领域技术人员而言显而易见的是可以在没有这些具体细节的情况下实践本专利技术。在一些实例中，以方框图的形式而非以细节的形式示出公知的方法和器件，以避免使本专利技术难以理解。在整个本说明书中对“实施例”或“一个实施例”的引用表示在本专利技术的至少一个实施例中包括结合所述实施例所描述的特定特征、结构、功能、或特性。因此，在整个本说明书中的各处出现的短语“在实施例中”或“在一个实施例中”不一定指的是本专利技术的相同实施例。此外，可以在一个或多个实施例中以任何适合的方式结合所述特定特征、结构、功能、或特性。例如，只要是在与第一实施例和第二实施例相关联的特定特征、结构、功能、或特性互不排斥的地方，就可以使这两个实施例相结合。如本专利技术的说明书和所附权利要求中所使用的，单数形式“一个”、“一种”和“所述”旨在同样包括复数形式，除非上下文明确地另行指示。还应当理解的是，本文中所使用的术语“和/或”指的是并且包含相关联的列举项中的一个或多个项的任何以及所有可能的组合。在本文中，术语“耦合”和“连接”连同其派生词可以用于描述部件之间的功能或结构关系。应当理解的是，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理、光或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接(在它们之间具有其它中间元件)物理、光或电接触和/或两个或更多元件彼此合作或相互作用(例如，如因果关系中的情况)。本文中所使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”指的是一个部件或材料相对于其它部件或材料的相对位置，其中，这种物理关系是值得注意的。例如，在材料的背景下，一种材料或设置在另一种材料之上或之下的材料可以直接接触或者可以具有一种或多种中间材料。此外，设置在两种材料或材料之间的一种材料可以与两个层直接接触或者可以具有一个或多个中间层。相比之下，在第二材料或材料“上”的第一材料或材料与所述第二材料/材料直接接触。在部件组件的背景下可以做出类似的区分。如在整个本说明书和权利要求中所使用的，通过术语“……中的至少一个”或者“……中的一个或多个”加入的项目的列表可以表示所列出的术语的任何组合。例如，短语“A、B或C中的至少一个”可以表示A、B、C、A和B、A和C、B和C、或者A、B、和C。在本文中被称为“高电压晶体管”的、跨多个非平面半导体主体的适合于高电压操作的晶体管利用个体的非平面半导体主体与低电压晶体管单片地集成。每个非平面半导体主体可以由具有多个选通表面(例如双栅极、三栅极、ω栅极、环绕式栅极等)的任何架构组成，所述架构在本文中一般被称为“鳍状物”。finFET可以用于IC内的高性能低电压CMOS逻辑电路，而具有混合平面-鳍状物架构的高电压晶体管可以用于IC内的高电压电路。在实施例中，高电压晶体管包括设置在将一对非平面半导体主体分隔开的平面沟道区之上的栅极叠置体。非平面主体中的每个非平面主体用作高电压器件的源极或漏极的部分。在实施例中，高电压沟道区是相对于非平面主体凹进的衬底的平面长度。高电压栅极叠置体的顶部可以与设置在另一非平面半导体主体之上的finFET栅极叠置体大体上处于同一平面。在另外的实施例中，高电压栅极叠置体利用包围非平面半导体主体的隔离电介质，作为适合于大栅极电压(例如，>3V)或者10V或更大的栅极-漏极击穿电压的厚栅极电介质。在实施例中，高电压晶体管包括被形成为由高电压栅极叠置体分隔开的衬底的一对掺杂阱。一个或多个半导体主体被包含在每个掺杂阱内，并且具有与掺杂阱相同的导电类型。高电压器件还可以包括与栅极叠置体相邻的掺杂阱尖端。阱、半导体主体、以及沟道区可以被掺杂为互补导电类型，并且高电压栅极电极可以被掺杂为具有用于高电压和/或高电压CMOS实施方式的期望功函数。在另外的实施例中，可操作用于在低本文档来自技高网...

【技术保护点】
一种集成电路(IC)结构，包括：设置在所述衬底的第一区之上的高电压FET，其中，所述高电压FET包括：一对非平面半导体主体，所述主体中的每个主体从所述衬底中的掺杂阱延伸，并且具有沟道区，所述沟道区位于所述一对非平面半导体主体之间并且将所述掺杂阱分隔开；源极区，所述源极区位于所述非平面半导体主体中的第一非平面半导体主体中；漏极区，所述漏极区位于所述非平面半导体主体中的第二非平面半导体主体中；以及栅极叠置体，所述栅极叠置体设置在沟道区之上。

【技术特征摘要】
【国外来华专利技术】1.一种集成电路(IC)结构，包括：设置在所述衬底的第一区之上的高电压FET，其中，所述高电压FET包括：一对非平面半导体主体，所述主体中的每个主体从所述衬底中的掺杂阱延伸，并且具有沟道区，所述沟道区位于所述一对非平面半导体主体之间并且将所述掺杂阱分隔开；源极区，所述源极区位于所述非平面半导体主体中的第一非平面半导体主体中；漏极区，所述漏极区位于所述非平面半导体主体中的第二非平面半导体主体中；以及栅极叠置体，所述栅极叠置体设置在沟道区之上。2.根据权利要求1所述的IC结构，还包括：设置在所述衬底的第二区之上的非平面FET，其中，所述非平面FET包括：第三非平面半导体主体；第二源极区和第二漏极区，所述第二源极区和第二漏极区设置在所述第三非平面半导体主体内并且由所述第三半导体主体内的第二沟道区分隔开；以及第二栅极叠置体，所述第二栅极叠置体设置在所述第二沟道区之上。3.根据权利要求1所述的IC结构，其中：所述沟道区是所述衬底的平面部分；并且所述栅极叠置体还包括隔离电介质，所述隔离电介质设置在所述沟道区之上并且进一步包围所述一对非平面半导体主体。4.根据权利要求3所述的IC结构，其中：所述栅极叠置体包括设置在所述隔离电介质之上的掺杂的多晶硅电极；并且所述第二栅极叠置体包括金属电极和栅极电介质，所述栅极电介质具有的等效氧化物厚度(EOT)比所述隔离电介质的等效氧化物厚度(EOT)更低。5.根据权利要求1所述的IC结构，其中：所述掺杂阱属于第一导电类型，所述第一导电类型与所述沟道区的导电类型互补；所述一对非平面半导体主体中的第一非平面半导体主体被掺杂为所述第一导电类型并且电连接到所述掺杂阱中的第一掺杂阱；并且所述一对非平面半导体主体中的第二非平面半导体主体被掺杂为所述第一导电类型并且电连接到所述掺杂阱中的第二掺杂阱。6.根据权利要求1所述的IC结构，其中：所述源极区是位于所述一对非平面半导体主体中的第一非平面半导体主体中的一对重掺杂区的其中之一；所述漏极区是位于所述一对非平面半导体主体中的第二非平面半导体主体中的一对重掺杂区的其中之一；并且所述高电压FET还包括扩散接触部，所述扩散接触部的其中之一着陆在所述重掺杂区中的每个重掺杂区上。7.根据权利要求1所述的IC结构，其中：所述高电压FET还包括一对虚设栅极叠置体，第一虚设栅极叠置体设置在所述半导体主体中的第一半导体主体之上，并且第二虚设栅极叠置体设置在所述半导体主体中的第二半导体主体之上。8.根据权利要求2所述的IC结构，其中：所述高电压FET还包括一对虚设栅极叠置体，第一虚设栅极叠置体设置在所述半导体主体中的第一半导体主体之上，并且第二虚设栅极叠置体设置在所述半导体主体中的第二半导体主体之上，其中，所述虚设栅极叠置体中的每个虚设栅极叠置体包括与所述短沟道栅极叠置体大体上相同的材料。9.根据权利要求2所述的IC结构，其中：所述源极区是位于所述一对非平面半导体主体中的第一非平面半导体主体中的一对重掺杂区的其中之一；所述漏极区是位于所述一对非平面半导体主体中的第二非平面半导体主体中的一对重掺杂区的其中之一；并且所述短沟道和高电压FET还包括扩散接触部，所述扩散接触部的其中之一着陆在所述重掺杂区、所述第二源极区、以及所述第二漏极区中的每个区上。10.一种集成电路(IC)结构，包括：多个非平面半导体主体，所述多个非平面半导体主体在衬底之上排列，其中，所述非平面半导体主体是平行取向的，所述非平面半导体主体的最长长度沿着第一维度延伸；一对掺杂阱，所述一对掺杂阱设置在所述衬底中，所述阱包含一对所述半导体主体并且沿着所述第一维度或与所述第一维度正交的第二维度彼此对准；隔离电介质，所述隔离电介质设置在所述掺杂阱之上并且包围所述多个非平面半导体主体；栅极电极，所述栅极电极设置在所述一对掺杂阱之间的所述隔离电介质之上，如果所述阱在所述第二维度上对准，则所述栅极电极限定所述第一维度上的栅极长度(Lg)；并且如果所述阱在所述第一维度上对准，则所述栅极电极限定所述第二维度上的Lg；源极区，所述源极区位于所述一对半导体主体中的第一半导体主体中；以及漏极区，所述漏极区位于所述一对半导体主体中的第二半导体主体中。11.根据权利要求10所述的IC结构，还包括：所述非平面半导体主体中的第三非平面半导体主体，所述非平面半导体主体中的第三非平面半导体主体设置在所述衬底的位于所述一对掺杂阱之外的区域中；第二栅极电极，所述第二栅极电极设置在所述第三非平面半导体主体之上；第二源极和漏极接触部，所述第二...

【专利技术属性】
技术研发人员：K·弗阿，N·尼迪，CH·简，T·张，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US