具有连续侧墙的半导体设置及其制造方法技术

公开了具有连续侧墙的半导体设置及其制造方法以及包括这种半导体设置的电子设备。例如，半导体设置可以包括：衬底；在衬底上形成的沿第一方向延伸的多个鳍；在衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅堆叠以及沿第二方向延伸且由电介质构成的伪栅，其中各栅堆叠与至少一个鳍相交；在栅堆叠和伪栅的侧壁上形成的侧墙；以及设于在第二方向上对准的第一栅堆叠和第二栅堆叠之间用以将它们电隔离的电介质，其中，第一栅堆叠和第二栅堆叠的侧墙一体延伸，且该电介质设于第一栅堆叠和第二栅堆叠的一体延伸的侧墙所围绕的空间内，第一栅堆叠和第二栅堆叠在第二方向上的至少一部分间隔小于该半导体设置的制造工艺中光刻所能实现的线间隔。

【技术实现步骤摘要】

本公开涉及半导体领域，具体地，涉及具有连续侧墙的半导体设置及其制造方法以及包括这种半导体设置的电子设备。
技术介绍
随着半导体器件的不断小型化，短沟道效应越来越明显。对此，提出了立体型器件——鳍式场效应晶体管(FinFET)。FinFET通常包括在衬底上的竖直鳍以及与鳍相交的栅堆叠。可以在鳍的侧壁上形成沟道。为了形成FinFET，可以在衬底上形成各自分别连续延伸的脊状物。根据布局设计，可以将这些连续延伸的脊状物构图为不同的部分，这些部分随后形成器件的鳍。另外，可以在衬底上形成各自分别连续延伸的栅线。根据布局设计，可以将这些连续延伸的栅线构图为分离的部分，这些部分随后形成器件的栅。在栅的侧壁上，可以形成绕器件栅的侧墙。图1是示出了包括FinFET的常规半导体设置的顶视图。如图1所示，该半导体设置包括在衬底上沿第一方向(例如，图中水平方向)延伸的多个鳍101以及沿与第一方向相交(例如，垂直)的第二方向(例如，图中竖直方向)延伸的多个栅堆叠103-1。栅堆叠例如可以包括栅介质层和栅电极层。在鳍中与栅堆叠相交之处，可以产生沟道；而在鳍中沟道区的两侧，可以分别形成源区和漏区(由此得到FinFET)。在各个栅堆叠103-1的侧壁上形成了围绕相应栅堆叠103-1的侧墙105。另外，为了构图方便以及电隔离等目的，还可以形成伪栅103-2。伪栅103-2与栅堆叠103-1可以包括相同的构造，从而可以与栅堆叠103-1一同形成(因此，也可以在伪栅103-2的侧壁上形成绕伪栅103-2的侧墙)。但是，伪栅103-2可以不与连续的鳍相交，从而并不真正构成器件。例如，在图1的示例中，伪栅103-2形成为与第一方向上鳍101之间的间隙相交。在衬底上各侧墙105之间的空隙中，可以填充有电介质如层间电介质层(ILD)(图中为清楚起见，并未示出)，例如氧化物，特别是在后栅工艺的情况下。ILD的顶面例如通过平坦化工艺如化学机械抛光(CMP)而可以与栅堆叠103-1、伪栅103-2、侧墙105的顶面保持大致齐平。为应对器件小型化的趋势，可以采用自对准接触部技术。例如，可以在ILD中刻蚀接触孔，这种接触孔可以在相对的侧墙之间延伸。然后，可以在衬底上淀积接触材料，例如金属如钨(W)，并对其进行平坦化如CMP。CMP可以停止于ILD或侧墙。CMP后接触材料填充于接触孔中，形成接触部107。位于伪栅103-2相对两侧(图中左右两侧)的接触部可以通过该伪栅103-2的侧墙105而被电分离。但是，这种结构存在以下缺点。在对ILD进行刻蚀(例如，各向同性刻蚀)时，有可能在相对的栅堆叠103-1的相对端部之间的ILD中形成缝隙。这些缝隙中随后可能被填充接触材料，从而造成接触部之间不必要的电短路，如图1中的107X所示。另外，如图1中的箭头所示，伪栅103-2的边缘与鳍101的端部并不是对准的。这会导致栅端部之间的间隔增加，从而降低了集成密度。需要提供一种新的结构和工艺来至少部分地解决上述问题。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种半导体设置及其制造方法以及包括这种半导体设置的电子设备，其中在栅的延伸方向上，侧墙可以连续延伸。根据本公开的一个方面，提供了一种半导体设置，包括：衬底；在衬底上形成的沿第一方向延伸的多个鳍；在衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅堆叠以及沿第二方向延伸且由电介质构成的伪栅，其中各栅堆叠与至少一个鳍相交；在栅堆叠的侧壁以及伪栅的侧壁上形成的侧墙；以及设于在第二方向上对准的第一栅堆叠和第二栅堆叠之间用以将第一栅堆叠和第二栅堆叠电隔离的电介质，其中，第一栅堆叠和第二栅堆叠的侧墙一体延伸，且所述电介质设于第一栅堆叠和第二栅堆叠的一体延伸的侧墙所围绕的空间内，其中，第一栅堆叠和第二栅堆叠在第二方向上的至少一部分间隔小于该半导体设置的制造工艺中光刻所能实现的线间隔。根据本公开的另一方面，提供了一种制造半导体设置的方法，包括：在衬底上形成各自分别沿第一方向连续延伸的多个脊状物；在衬底上形成各自分别沿与第一方向交叉的第二方向连续延伸从而与所述多个脊状物相交的多条牺牲栅线；在各牺牲栅线的侧壁上形成绕各牺牲栅线的侧墙；在衬底上形成第一电介质，对其进行平坦化以露出牺牲栅线；去除牺牲栅线，以露出下方的脊状物；向侧墙内的空间中填充第二电介质；利用掩模遮蔽一部分第二电介质并露出其余部分的第二电介质，其中，在至少一条牺牲栅线处，掩模覆盖在第二方向上一定尺度的第二电介质；去除露出部分的第二电介质，以露出下方的脊状物；以及在由于所述部分第二电介质的去除而留下的空间中形成栅堆叠，其中，在所述至少一条牺牲栅线处，留有所述尺度的第二电介质，且在留下的第二电介质两侧形成的栅堆叠彼此之间在第二方向上的间隔由所述尺度限定，且因此能够小于该半导体设置的制造工艺中光刻所能实现的线间隔。根据本公开的另一方面，提供了一种制造半导体设置的方法，包括：在衬底上形成各自分别沿第一方向连续延伸的多个脊状物；在衬底上形成各自分别沿与第一方向交叉的第二方向连续延伸从而与所述多个脊状物相交的多条牺牲栅线；在各牺牲栅线的侧壁上形成绕各牺牲栅线的侧墙；在衬底上形成第一电介质，对其进行平坦化以露出牺牲栅线；去除牺牲栅线，以露出下方的脊状物；向侧墙内的空间中填充第二电介质；利用第一掩模遮蔽一部分的第二电介质并露出第一部分的第二电介质；去除露出的第一部分第二电介质，以露出下方的脊状物；在由于第一部分第二电介质的去除而留下的空间中形成第一栅堆叠；利用第二掩模遮蔽一部分的第二电介质并露出第二部分的第二电介质，其中，在至少一条牺牲栅线处，第一掩模和第二掩模在第二方向上有一定尺度的套准交迭；去除露出的第二部分第二电介质，以露出下方的脊状物；在由于第二部分第二电介质的去除而留下的空间中形成第二栅堆叠，其中，在所述至少一条牺牲栅线处，留有所述尺度的第二电介质，且在留下的第二电介质两侧形成的第一栅堆叠和第二栅堆叠彼此之间的间隔由所述尺度限定，且因此能够小于该半导体设置的制造工艺中光刻所能实现的关键线宽(CD)。根据本公开的另一方面，提供了一种电子设备，包括上述半导体设置。根据本公开的实施例，侧墙可以在相对的(伪)栅之间连续延伸，即便这些(伪)栅彼此并不连续，这有助于避免(自对准)接触部之间的电短路。通过利用掩模线条(而不是掩模线条之间的间隔)来限定栅堆叠端部之间的间隔，该间隔的尺度可以小于制造工艺中光刻所能实现的线间隔。另一方面，通过利用掩模之间的套准交迭(而不是掩模线条)来限定栅堆叠端部之间的隔离电介质，从而该隔离电介质的尺度可以小于光刻工艺所能实现的关键线宽(CD)。另外，与伪栅邻接的鳍的端部可以自对准于相应侧墙的内壁，从而有助于提高集成密度。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1是示出了包括FinFET的常规设置的顶视图；图2是示出了根据本公开实施例的半导体设置的顶视图；图3(a)-23(b)示出了根据本公开实施例的制造半导体设置的流程的示意图；图24(a)-26示出了根据本公开另一实施例的制造半导体设置的流程中部分阶段的示意图；图27示出了根据本公开实施例的应力保持机制所能实现的应力增强；图28(本文档来自技高网...

【技术保护点】
一种半导体设置，包括：衬底；在衬底上形成的沿第一方向延伸的多个鳍；在衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅堆叠以及沿第二方向延伸且由电介质构成的伪栅，其中各栅堆叠与至少一个鳍相交；在栅堆叠的侧壁以及伪栅的侧壁上形成的侧墙；以及设于在第二方向上对准的第一栅堆叠和第二栅堆叠之间用以将第一栅堆叠和第二栅堆叠电隔离的电介质，其中，第一栅堆叠和第二栅堆叠的侧墙一体延伸，且所述电介质设于第一栅堆叠和第二栅堆叠的一体延伸的侧墙所围绕的空间内，其中，第一栅堆叠和第二栅堆叠在第二方向上的至少一部分间隔小于该半导体设置的制造工艺中光刻所能实现的线间隔。

【技术特征摘要】
1.一种半导体设置，包括：衬底；在衬底上形成的沿第一方向延伸的多个鳍；在衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅堆叠以及沿第二方向延伸且由电介质构成的伪栅，其中各栅堆叠与至少一个鳍相交；在栅堆叠的侧壁以及伪栅的侧壁上形成的侧墙；以及设于在第二方向上对准的第一栅堆叠和第二栅堆叠之间用以将第一栅堆叠和第二栅堆叠电隔离的电介质，其中，第一栅堆叠和第二栅堆叠的侧墙一体延伸，且所述电介质设于第一栅堆叠和第二栅堆叠的一体延伸的侧墙所围绕的空间内，其中，第一栅堆叠和第二栅堆叠在第二方向上的至少一部分间隔小于该半导体设置的制造工艺中光刻所能实现的线间隔。2.根据权利要求1所述的半导体设置，其中，所述电介质在第二方向上的尺度小于该半导体设置的制造工艺中光刻所能实现的关键线宽(CD)。3.根据权利要求1所述的半导体设置，其中，至少一些鳍的端部邻接伪栅，且与相应的侧墙的内壁实质上对准。4.根据权利要求1所述的半导体设置，其中，在第二方向上对准的至少一个栅堆叠和至少一个伪栅的侧墙一体延伸。5.根据权利要求1-4中任一项所述的半导体设置，其中，在第二方向上跨及所述多个鳍的范围内，各侧墙均连续延伸。6.根据权利要求1所述的半导体设置，其中，第一栅堆叠与第二栅堆叠之间的电介质与伪栅的电介质相同。7.根据权利要求1所述的半导体设置，还包括：设于相邻的侧墙之间的电接触部。8.根据权利要求7所述的半导体设置，其中，电接触部的侧壁同与之相对的侧墙的外壁实质上共形或实质上对准。9.根据权利要求1所述的半导体设置，其中，至少一个鳍包括：第一半导体材料的第一部分，第一部分在栅堆叠以及侧墙的正下方延伸；以及第二半导体材料的第二部分，第二部分在侧墙之间延伸，且与第一部分相接，其中，第二半导体材料能够向第一半导体材料施加应力。10.根据权利要求9所述的半导体设置，其中，第二部分的顶面高于第一部分的顶面，但是低于侧墙的顶面。11.根据权利要求1所述的半导体设置，其中，伪栅的电介质形成U型结构。12.一种制造半导体设置的方法，包括：在衬底上形成各自分别沿第一方向延伸的多个脊状物；在衬底上形成各自分别沿与第一方向交叉的第二方向连续延伸从而与所述多个脊状物相交的多条牺牲栅线；在各牺牲栅线的侧壁上形成绕各牺牲栅线的侧墙；在衬底上形成第一电介质，对其进行平坦化以露出牺牲栅线；去除牺牲栅线，以露出下方的脊状物；向侧墙内的空间中填充第二电介质；利用掩模遮蔽一部分第二电介质并露出其余部分的第二电介质，其中，在至少一条牺牲栅线处，掩模覆盖在第二方向上一定尺度的第二电介质；去除露出部分的第二电介质，以露出下方的脊状物；以及在由于所述部分第二电介质的去除而留下的空间中形成栅堆叠，其中，在所述至少一条牺牲栅线处，留有所述尺度的第二电介质，且在留下的第二电介质两侧形成的栅堆叠彼此之间在第二方向上的间隔由所述尺度限定，且因此能够小于该半导体设置的制造工艺中光刻所能实现的线间隔。13.一种制造半导体设置的方法，包括：在衬底上形成各自分别沿第一方向延伸的多个脊状物；在衬底上形成各自分别沿与第一方向交叉的第二方向连续延伸从而与所述多个脊状物相交的多条牺牲栅线；在各牺牲栅线的侧壁上...

【专利技术属性】
技术研发人员：朱慧珑，张严波，钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11