一种半导体器件及其制造方法、电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在其上依次沉积第一牺牲层和第二牺牲层；在第二牺牲层和第一牺牲层中形成开口，在开口内侧形成牺牲侧壁；在开口底面形成第三牺牲层，并形成第四牺牲层，填充开口的剩余部分；去除牺牲侧壁，并实施离子注入，在露出的半导体衬底中形成注入离子区；去除第二牺牲层、第三牺牲层和第四牺牲层；在露出的开口中形成第一栅极结构；去除第一牺牲层，在第一栅极结构上形成第二栅极结构；在第一栅极结构和第二栅极结构的两侧形成侧壁结构，在半导体衬底中形成源/漏区。根据本发明专利技术，当源/漏区注入离子的浓度升高时，可以避免由GIDL电流增大所导致的栅极击穿电压的降低。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
技术介绍
对于现有的半导体器件制造工艺而言，在半导体衬底上形成栅极结构之后，需要通过离子注入在栅极结构两侧的半导体衬底中形成源/漏区，所述源/漏区还包括向栅极结构下方延伸的扩展区(即轻掺杂漏极LDD)，由此可以进一步提升半导体器件的性能，对于闪存性能的提升尤为显著。由于所述扩展区的存在，栅极与漏极之间有很大的重叠处，如图1所示，图中虚线标识的位置为重叠处，当栅极100加电压之后，漏极101中重叠位置处由于栅极100电压的作用会产生空穴(NMOS为例)，形成的空穴102将穿过耗尽区向衬底103中移动，形成衬底电流，这个电流叫做栅极感应漏极泄漏(Gate-induceddrainleakage，GIDL)电流。随着注入离子剂量的提升，扩展区的厚度增大，诱发的GIDL电流增大，导致闪存的栅极击穿电压的下降，影响闪存的性能。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次沉积第一牺牲层和第二牺牲层；在所述第二牺牲层和所述第一牺牲层中形成开口，在所述开口的内侧形成牺牲侧壁；在所述开口的底面形成第三牺牲层，并形成第四牺牲层，以填充所述开口的剩余部分；去除所述牺牲侧壁，并实施离子注入，以在露出的所述半导体衬底中形成注入离子区；去除所述第二牺牲层、所述第三牺牲层和所述第四牺牲层；在露出的所述开口中形成第一栅极结构；去除所述第一牺牲层，并在所述第一栅极结构上形成第二栅极结构。在一个示例中，所述开口的宽度与所述第一栅极结构和所述第二栅极结构的宽度相同。在一个示例中，所述注入离子区中的注入离子是氟离子。在一个示例中，所述第一栅极结构构成浮栅，所述第二栅极结构构成控制栅。在一个示例中，所述第一栅极结构包括自下而上层叠的栅极介电层和第一栅极材料层，所述第二栅极结构包括自下而上层叠的隧道氧化层和第二栅极材料层。在一个示例中，所述栅极介电层位于所述注入离子区上的部分的厚度大于位于所述注入离子区之间的沟道区上的部分的厚度。在一个示例中，形成所述第二栅极结构之后，还包括：在所述第一栅极结构和所述第二栅极结构的两侧形成侧壁结构，并在所述半导体衬底中形成源/漏区。在一个实施例中，本专利技术还提供一种采用上述方法制造的半导体器件。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述半导体器件。根据本专利技术，当源/漏区注入离子的浓度升高时，可以避免由GIDL电流增大所导致的栅极击穿电压的降低。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1是GIDL电流的形成原理示意图；图2A-图2J为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；图3为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的半导体器件及其制造方法、电子装置。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。[示例性实施例一]参照图2A-图2J，其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构201，隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，隔离结构201为浅沟槽隔离结构。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。接下来，在半导体衬底200上沉积第一牺牲层201，再在第一牺牲层201上沉积第二牺牲层202。作为示例，第一牺牲层201的材料是氧化硅(SiO2)，第二牺牲层202的材料是氮化硅(Si3N4)，第一牺牲层201与第二牺牲层202的高度大于500埃。接着，如图2B所示，在第二牺牲层202和第一牺牲层201中形成开口。作为示例，形成开口的步骤包括：在第二牺牲层202上涂覆带有开口图案的光刻胶层，开口图案的大小与后续工艺中制作的栅极大小相适应；以开口图案为掩膜，依次刻蚀第二牺牲层202和第一牺牲层201，以在第二牺牲层202和第一牺牲层201中形成开口；通过灰化工艺去除光刻胶层。接下来，在开口的内侧形成牺牲侧壁203。作为示例，形成牺牲侧壁203的步骤包括：在开口的底面和内侧以及第二牺牲层202的顶部形成牺牲侧壁材料层，牺牲侧壁材料层的构成材料为SiO2；先通过刻蚀去除位于第二牺牲层202顶部以及开口底面的牺牲侧壁材料层，再继续刻蚀位于开口内侧的牺牲侧壁材料层，以使牺牲侧壁材料层形成环绕在开口内侧的牺牲侧壁203。接着，如图2C所示，在开口的底面形成厚度约为20埃～50埃的第三牺牲层204，第三牺牲层204可以通过热氧化工艺形成，即在温度约为800摄氏度～1100摄氏度下的带有氧气的环境中形成SiO2。然后，形成第四牺牲层205，以填充开口的剩余部分，第四牺牲层205的材料是Si3N4。作为示例，形成第四牺牲层205的步骤包括：在第二牺牲层202的顶部、牺牲侧壁203的表面以及第三牺牲层204的顶部沉积第四牺牲层205；通过化学机械研磨去除位于第二牺牲层202的顶部的第四牺牲层205。接着，如图2D所示，通过刻蚀去除牺牲侧壁203，作为示例，所述刻蚀为干法刻蚀，蚀刻气体对牺牲侧壁203的刻蚀速率大于对第二牺牲层202和第四牺牲层205的刻蚀速率。然后，实施离子注入，以在通过去除牺牲侧壁203而露出的半导体衬底200中形成注入离子区206。作为示例，注入的离子是氟离子。接着，如图2E所示，通过刻蚀去除第二牺牲层202、第三牺牲层204和第四牺牲层205，作为示例，所述刻蚀可以采用湿法刻蚀或者干法刻蚀，湿法刻蚀的腐蚀液可以是热磷酸，干法刻蚀的蚀刻气体包括含氟气体等。接着，如图2F所示，在去除第三牺牲层204和第四牺牲层205后留下的开口中形成第一栅极结构，对于闪存而言，第一栅极结构构成浮栅。作为示例，第一栅极结构包括本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次沉积第一牺牲层和第二牺牲层；在所述第二牺牲层和所述第一牺牲层中形成开口，在所述开口的内侧形成牺牲侧壁；在所述开口的底面形成第三牺牲层，并形成第四牺牲层，以填充所述开口的剩余部分；去除所述牺牲侧壁，并实施离子注入，以在露出的所述半导体衬底中形成注入离子区；去除所述第二牺牲层、所述第三牺牲层和所述第四牺牲层；在露出的所述开口中形成第一栅极结构；去除所述第一牺牲层，并在所述第一栅极结构上形成第二栅极结构。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次沉积第一牺牲层和第二牺牲层；在所述第二牺牲层和所述第一牺牲层中形成开口，在所述开口的内侧形成牺牲侧壁；在所述开口的底面形成第三牺牲层，并形成第四牺牲层，以填充所述开口的剩余部分；去除所述牺牲侧壁，并实施离子注入，以在露出的所述半导体衬底中形成注入离子区；去除所述第二牺牲层、所述第三牺牲层和所述第四牺牲层；在露出的所述开口中形成第一栅极结构；去除所述第一牺牲层，并在所述第一栅极结构上形成第二栅极结构。2.根据权利要求1所述的方法，其特征在于，所述开口的宽度与所述第一栅极结构和所述第二栅极结构的宽度相同。3.根据权利要求1所述的方法，其特征在于，所述注入离子区中的注入离子是氟离子。4.根据权利要求1所述...

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31