数据存取方法、存储器控制电路单元与存储器存储装置制造方法及图纸

本发明专利技术提供一种数据存取方法、存储器控制电路单元与存储器存储装置。本方法包括使用第一检查码电路产生对应第一数据串的第一检查码并且依据此第一数据串与对应此第一数据串的第一检查码来产生第一数据集合。本方法还包括使用第二检查码电路从第一数据集合中获取第一数据串与对应第一数据串的第一检查码，并且使用对应第一数据串的第一检查码来校验第一数据串。本方法也包括依据已校验的第一数据串使用第三检查码电路来产生第二检查码并且依据已校验的第一数据串与第二检查码来产生数据框，以写入至实体程序化单元。本发明专利技术范例实施例所提出的数据存取方法能够有效地确保在存储器控制电路单元内传输过程中数据的正确性。

【技术实现步骤摘要】

本专利技术是有关于一种数据存取方法，且特别是有关于用于可复写式非易失性存储器的一种数据存取方法、存储器控制电路单元与存储器存储装置。
技术介绍
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，闪存)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。一般来说，写入至可复写式非易失性存储器模块的数据都会根据一个错误检查与校正码来编码，并且从可复写式非易失性存储器模块中所读取的数据也会经过对应的程序来译码。然而，在从主机系统接收到数据至将数据写入至可复写式非易失性存储器模块之间(即，存储器控制电路单元内部)的传输过程中也可能发生数据位错误，因此，为了确保数据在存储器控制电路单元内部的正确性，是此领域技术人员所致力的目标。
技术实现思路
本专利技术提供一种数据存取方法、存储器控制电路单元与存储器存储装置，其能够有效地验证数据的正确性。本专利技术的一范例实施例提供一种用于存储器存储装置的数据存取方法。此存储器存储装置具有可复写式非易失性存储器模块，可复写式非易失性存储器模块具有多个实体抹除单元，且每一实体抹除单元具有多个实体程序化单元。本数据存取方法包括接收第一数据串，使用第一检查码电路产生对应此第一数据串的第一检查码并且依据此第一数据串与对应此第一数据串的第一检查码来产生第一数据集合。本数据存取方法还包括使用第二检查码电路从第一数据集合中获取第一数据串与对应第一数据串的第一检查码，并且使
用对应第一数据串的第一检查码来校验第一数据串。本数据存取方法也包括依据对应已校验的第一数据串的信息使用第三检查码电路来产生第二检查码，使用错误检查与校正电路来产生错误检查与校正码，并且依据已校验的第一数据串、第二检查码与错误检查与校正码来产生数据框。本数据存取方法还包括将此数据框写入至该些实体程序化单元之中的第一实体程序化单元，其中上述其中第一检查码电路是不同于第三检查码电路。在本专利技术的一范例实施例中，第一检查码的长度不小于第二检查码的长度。在本专利技术的一范例实施例中，上述数据存取方法还包括：接收第二数据串，使用第一检查码电路产生对应此第二数据串的第一检查码并且依据第二数据串与对应第二数据串的第一检查码来产生第二数据集合；以及使用第二检查码电路从第二数据集合中获取第二数据串与对应第二数据串的第一检查码，并且使用对应第二数据串的第一检查码来校验第二数据串。并且，上述依据对应已校验的第一数据串的信息使用第三检查码电路来产生第二检查码的步骤包括：依据已校验的第一数据串与已校验的第二数据串使用第三检查码电路来产生第二检查码。此外，上述使用错误检查与校正电路来产生错误检查与校正码的步骤包括：依据已校验的第一数据与已校验的第二数据使用错误检查与校正电路来产生错误检查与校正码。再者，上述依据已校验的第一数据串、第二检查码与错误检查与校正码来产生数据框的步骤包括：依据已校验的第一数据串、已校验的第二数据串、第二检查码与错误检查与校正码来产生数据框。在本专利技术的一范例实施例中，上述对应第一数据串的第一检查码的大小与对应第二数据串的第一检查码的大小的总和大于第二检查码的大小。在本专利技术的一范例实施例中，上述依据对应已校验的第一数据串的信息使用第三检查码电路来产生第二检查码的步骤包括：依据已校验的第一数据串与第一实体程序化单元的地址信息使用第三检查码电路来产生第二检查码。在本专利技术的一范例实施例中，上述数据存取方法还包括压缩已校验的第一数据串以产生第一已压缩数据串。并且，上述依据对应已校验的第一数据串的信息使用第三检查码电路来产生第二检查码的步骤包括：依据对应已校
验的第一数据串的第一已压缩数据串使用第三检查码电路来产生第二检查码。此外，上述使用错误检查与校正电路来产生错误检查与校正码的步骤包括：依据对应已校验的该第一数据串的该第一已压缩数据串使用该错误检查与校正电路来产生该错误检查与校正码。再者，上述依据已校验的第一数据串、第二检查码与错误检查与校正码来产生数据框的步骤包括：依据对应已校验的第一数据串的第一已压缩数据串、第二检查码与错误检查与校正码来产生该数据框。在本专利技术的一范例实施例中，上述数据存取方法还包括压缩已校验的第一数据串以产生第一已压缩数据串。并且，上述依据对应已校验的第一数据串的信息使用第三检查码电路来产生第二检查码的步骤包括：依据对应已校验的第一数据串的第一已压缩数据串与第一实体程序化单元的地址信息使用第三检查码电路来产生第二检查码。此外，上述使用错误检查与校正电路来产生错误检查与校正码的步骤包括：依据对应已校验的该第一数据串的该第一已压缩数据串使用该错误检查与校正电路来产生该错误检查与校正码。再者，上述依据已校验的第一数据串、第二检查码与错误检查与校正码来产生数据框的步骤包括：依据对应已校验的第一数据串的第一已压缩数据串、第二检查码与错误检查与校正码来产生该数据框。在本专利技术的一范例实施例中，上述数据存取方法还包括从第一实体程序化单元中读取数据框；以及依据所读取的数据框中的第二检查码使用第三检查码电路来检查所读取的数据框中的第一数据。本专利技术的一范例实施例提供一种用于控制可复写式非易失性存储器模块的存储器控制电路单元，其包括主机接口、一第一检查码电路、存储器管理电路、第二检查码电路、第三检查码电路、存储器接口与错误检查与校正电路。第一检查码电路电性连接至主机接口，存储器管理电路电性连接至第一检查码电路，第二检查码电路电性连接至存储器管理电路，第三检查码电路电性连接至第二检查码电路，并且存储器接口电性连接至第三检查码电路并且用以电性连接至可复写式非易失性存储器模块。错误检查与校正电路电性连接至存储器管理电路。上述可复写式非易失性存储器模块具有多个实体抹除单元，且每一实体抹除单元具有多个实体程序化单元。主机接口接收第一数据串，第一检查码电路产生对应第一数据串的第一检查码，并且存储器管
理电路依据第一数据串与对应第一数据串的第一检查码来产生第一数据集合。第二检查码电路从第一数据集合中获取第一数据串与对应第一数据串的第一检查码，并且使用对应第一数据串的第一检查码来校验第一数据串。第三检查码电路依据对应已校验的第一数据串的信息产生第二检查码。错误检查与校正电路产生错误检查与校正码。存储器管理电路依据已校验的第一数据串、第二检查码与错误检查与校正码来产生数据框，并且存储器管理电路通过存储器接口将此数据框写入至上述实体程序化单元之中的第一实体程序化单元，其中第一检查码电路不同于第三检查码电路。在本专利技术的一范例实施例中，第一检查码的长度不小于第二检查码的长度。在本专利技术的一范例实施例中，主机接口接收第二数据串，第一检查码电路产生对应第二数据串的第一检查码，存储器管理电路依据第二数据串与对应第二数据串的第一检查码来产生第二数据集合。此外，第二检查码电路从第二数据集合中获取第二数据串与对应第二数据串的第一检查码，并且使用对应第二数据串的第一检查码来校验第二数据串。并且，在上述产生错误检查与校正码的运作中，第三检查码电路是依据已校验的第一数据串与已校验的第二数据串来产生上述第二检查码。并且，本文档来自技高网...

【技术保护点】
一种数据存取方法，用于一存储器存储装置，其特征在于，所述存储器存储装置具有一可复写式非易失性存储器模块，所述可复写式非易失性存储器模块具有多个实体抹除单元，且每一该些实体抹除单元具有多个实体程序化单元，所述数据存取方法包括：接收一第一数据串，使用一第一检查码电路产生对应所述第一数据串的一第一检查码并且依据所述第一数据串与对应所述第一数据串的所述第一检查码来产生一第一数据集合；使用一第二检查码电路从所述第一数据集合中获取所述第一数据串与对应所述第一数据串的所述第一检查码，并且使用对应所述第一数据串的所述第一检查码来校验所述第一数据串；依据对应已校验的所述第一数据串的一信息使用第三检查码电路来产生一第二检查码；使用一错误检查与校正电路来产生一错误检查与校正码；依据已校验的所述第一数据串、所述第二检查码与所述错误检查与校正码来产生一数据框；以及将所述数据框写入至该些实体程序化单元之中的一第一实体程序化单元，其中所述第一检查码电路不同于所述第三检查码电路。

【技术特征摘要】
1.一种数据存取方法，用于一存储器存储装置，其特征在于，所述存储器存储装置具有一可复写式非易失性存储器模块，所述可复写式非易失性存储器模块具有多个实体抹除单元，且每一该些实体抹除单元具有多个实体程序化单元，所述数据存取方法包括：接收一第一数据串，使用一第一检查码电路产生对应所述第一数据串的一第一检查码并且依据所述第一数据串与对应所述第一数据串的所述第一检查码来产生一第一数据集合；使用一第二检查码电路从所述第一数据集合中获取所述第一数据串与对应所述第一数据串的所述第一检查码，并且使用对应所述第一数据串的所述第一检查码来校验所述第一数据串；依据对应已校验的所述第一数据串的一信息使用第三检查码电路来产生一第二检查码；使用一错误检查与校正电路来产生一错误检查与校正码；依据已校验的所述第一数据串、所述第二检查码与所述错误检查与校正码来产生一数据框；以及将所述数据框写入至该些实体程序化单元之中的一第一实体程序化单元，其中所述第一检查码电路不同于所述第三检查码电路。2.根据权利要求1所述的数据存取方法，其特征在于，所述第一检查码的长度不小于所述第二检查码的长度。3.根据权利要求1所述的数据存取方法，其特征在于，还包括：接收一第二数据串，使用所述第一检查码电路产生对应所述第二数据串的一第一检查码并且依据所述第二数据串与对应所述第二数据串的所述第一检查码来产生一第二数据集合；以及使用所述第二检查码电路从所述第二数据集合中获取所述第二数据串与对应所述第二数据串的所述第一检查码，并且使用对应所述第二数据串的所述第一检查码来校验所述第二数据串，其中依据对应已校验的所述第一数据串的所述信息使用所述第三检查码电路来产生所述第二检查码的步骤包括：依据已校验的所述第一数据串与已
\t校验的所述第二数据串使用所述第三检查码电路来产生所述第二检查码，其中使用所述错误检查与校正电路来产生所述错误检查与校正码的步骤包括：依据已校验的所述第一数据与已校验的所述第二数据使用所述错误检查与校正电路来产生所述错误检查与校正码，其中依据已校验的所述第一数据串、所述第二检查码与所述错误检查与校正码来产生所述数据框的步骤包括：依据已校验的所述第一数据串、已校验的所述第二数据串、所述第二检查码与所述错误检查与校正码来产生所述数据框。4.根据权利要求3所述的数据存取方法，其特征在于，对应所述第一数据串的所述第一检查码的大小与对应所述第二数据串的所述第一检查码的大小的总和大于所述第二检查码的大小。5.根据权利要求1所述的数据存取方法，其特征在于，依据对应已校验的所述第一数据串的所述信息使用所述第三检查码电路来产生所述第二检查码的步骤包括：依据所述第一实体程序化单元的地址信息使用所述第三检查码电路来产生所述第二检查码。6.根据权利要求1所述的数据存取方法，其特征在于，还包括：压缩已校验的所述第一数据串以产生一第一已压缩数据串，其中依据对应已校验的所述第一数据串的所述信息使用所述第三检查码电路来产生所述第二检查码的步骤包括：依据对应已校验的所述第一数据串的所述第一已压缩数据串使用所述第三检查码电路来产生所述第二检查码，其中使用所述错误检查与校正电路来产生所述错误检查与校正码的步骤包括：依据对应已校验的所述第一数据串的所述第一已压缩数据串使用所述错误检查与校正电路来产生所述错误检查与校正码，其中依据已校验的所述第一数据串、所述第二检查码与所述错误检查与校正码来产生所述数据框的步骤包括：依据对应已校验的所述第一数据串的所述第一已压缩数据串、所述第二检查码与所述错误检查与校正码来产生所述数据框。7.根据权利要求1所述的数据存取方法，其特征在于，还包括：压缩已校验的所述第一数据串以产生一第一已压缩数据串，其中依据对应已校验的所述第一数据串的所述信息使用第三检查码电路来产生所述第二检查码的步骤包括：依据对应已校验的所述第一数据串的所述第一已压缩数据串与所述第一实体程序化单元的地址信息使用所述第三检查码电路来产生所述第二检查码，其中使用所述错误检查与校正电路来产生所述错误检查与校正码的步骤包括：依据对应已校验的所述第一数据串的所述第一已压缩数据串使用所述错误检查与校正电路来产生所述错误检查与校正码，其中依据已校验的所述第一数据串、所述第二检查码与所述错误检查与校正码来产生所述数据框的步骤包括：依据对应已校验的所述第一数据串的所述第一已压缩数据串、所述第二检查码与所述错误检查与校正码来产生所述数据框。8.根据权利要求1所述的数据存取方法，其特征在于，还包括：从所述第一实体程序化单元中读取所述数据框；以及依据所读取的所述数据框中的所述第二检查码使用所述第三检查码电路来检查所读取的所述数据框中的所述第一数据。9.一种存储器控制电路单元，用于控制一可复写式非易失性存储器模块，其特征在于，所述存储器控制电路单元包括：一主机接口；一第一检查码电路，电性连接至所述主机接口；一存储器管理电路，电性连接至所述第一检查码电路；一错误检查与校正电路，电性连接至所述存储器管理电路；一第二检查码电路，电性连接至所述存储器管理电路；一第三检查码电路，电性连接至所述第二检查码电路；以及一存储器接口，电性连接至所述第三检查码电路并且用以电性连接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块，所述可复写式非发性存储器模块具有多个实体抹除单元，且每一所述些实体
\t抹除单元具有多个实体程序化单元，其中所述主机接口接收一第一数据串，所述第一检查码电路产生对应所述第一数据串的一第一检查码，其中所述存储器管理电路依据所述第一数据串与对应所述第一数据串的所述第一检查码来产生一第一数据集合，其中所述第二检查码电路从所述第一数据集合中获取所述第一数据串与对应所述第一数据串的所述第一检查码，并且使用对应所述第一数据串的所述第一检查码来校验所述第一数据串，其中所述第三检查码电路依据对应已校验的所述第一数据串一信息产生一第二检查码，其中所述错误检查与校正电路产生一错误检查与校正码，其中所述存储器管理电路依据已校验的所述第一数据串、所述第二检查码与所述错误检查与校正码来产生一数据框，其中所述存储器管理电路通过所述存储器接口将所述数据框写入至该些实体程序化单元之中的一第一实体程序化单元，其中所述第一检查码电路不同于所述第三检查码电路。10.根据权利要求9所述的存储器控制电路单元，其特征在于，所述第一检查码的长度不小于所述第二检查码的长度。11.根据权利要求9所述的存储器控制电路单元，其特征在于，所述主机接口接收一第二数据串，其中所述第一检查码电路产生对应所述第二数据串的一第一检查码，其中所述存储器管理电路依据所述第二数据串与对应所述第二数据串的所述第一检查码来产生一第二数据集合，其中所述第二检查码电路从所述第二数据集合中获取所述第二数据串与对应所述第二数据串的所述第一检查码，并且使用对应所述第二数据串的所述第一检查码来校验所述第二数据串，其中在上述产生所述错误检查与校正码的运作中，所述第三检查码电路是依据已校验的所述第一数据与已校验的所述第二数据使用所述错误检查与校正电路来产生所述错误检查与校正码，其中在上述依据已校验的所述第一数据串、所述第二检查码与所述错误
\t检查与校正码来产生所述数据框的运作中，所述存储器管理电路是依据已校验的所述第一数据串、已校验的所述第二数据串、所述第二检查码与所述错误检查与校正码来产生所述数据框。12.根据权利要求11所述的存储器控制电路单元，其特征在于，对应所述第一数据串的所述第一检查码的大小与对应所述第二数据串的所述第一检查码的大小的总和大于所述第二检查码的大小。13.根据权利要求9所述的存储器控制电路单元，其特征在于，在上述依据对应已校验的所述第一数据串的所述信息来产生所述第二检查码的运作中，所述第三检查码电路是依据所述第一实体程序化单元的地址信息...

【专利技术属性】
技术研发人员：叶志刚，林昌广，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾;71