非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种非易失性半导体存储装置，其用于抑制构成位线选择电路的低电压晶体管的击穿。在P阱内，形成与非NAND串单元(NU)以及构成位线选择电路的晶体管(BLSe、BLSo、BIASe、BIASo)。在擦除动作时，将晶体管(BLSe、BLSo、BIASe、BIASo)设为浮动状态，当对P阱施加擦除电压时，晶体管(BLSe、BLSo、BIASe、BIASo)升压。当从P阱使擦除电压放电时，晶体管(BLSe、BLSo、BIASe、BIASo)的栅极通过放电电路(410)连接于基准电位，栅极电压以追随P阱电压的方式而放电。

【技术实现步骤摘要】

本专利技术涉及一种非易失性半导体存储装置，尤其涉及一种与非(Not AND，简称NAND)型快闪存储器(flash memory)。
技术介绍
NAND型快闪存储器是包含存储区块阵列(memory block array)而构成，该存储区块阵列是将多个NAND串(string)沿列方向配置而成。NAND串是包含串联连接的多个存储单元(memory cell)及连接于其两端的选择晶体管(transistor)而构成，其中一个端部通过位线(bit line)侧选择晶体管而连接于位线，另一个端部通过源极线(source line)侧选择晶体管而连接于源极线。数据(data)的读出或编程(program)(写入)是通过与NAND串连接的位线来进行。图1是表示现有技术的NAND型快闪存储器的位线选择电路的结构图。此处，示出了偶数位线BLe与奇数位线BLo这一对位线。位线选择电路10具有：第1选择部20，包含位线选择晶体管BLC，该位线选择晶体管BLC用于将偶数位线BLe或奇数位线BLo连接于读出(sence)电路；以及第2选择部30，包含偶数偏压晶体管(bias transistor)BIASe及奇数偏压晶体管BIASo、偶数位线选择晶体管BLSe、以及奇数位线选择晶体管BLSo，该偶数偏压晶体管BIASe及奇数偏压晶体管BIASo用于对偶数位线BLe及奇数位线BLo施加偏电压VPRE，该偶数位线选择晶体管BLSe用于将偶数位线BLe连接于位线选择晶体管BLS，该奇数位线选择晶体管BLSo用于将奇数位线BLo连接于位线选择晶体管BLC。此种位线选择电路10连接于读出电路40。此处，第2选择部30形成在与形成单元阵列(cell array)的P阱(well)区域不同的P基板上，在擦除动作时，通过对选择区块(P阱)施加擦除电压，从而所有位线升压至擦除电压。另一方面，由于P基板为0V(接地(Ground，简称GND))，因此构成第2选择部30的偶数偏压晶体管BIASe
及奇数偏压晶体管BIASo、偶数位线选择晶体管BLSe及奇数位线选择晶体管BLSo包含栅极(gate)氧化膜厚且栅极长度长、并且高耐压的高电压(HighVoltage，简称HV)晶体管。在专利文献1、专利文献2及非专利文献1中，如图2所示，使位线选择电路10A的第2选择部30A包含低电压(Low Voltage，简称LV)晶体管，在第2选择部30A与第1选择部20之间，设置有包含高电压(HV)晶体管BLS的中继部32。构成第2选择部30A的晶体管BIASe、BIASo、BLSe、BLSo形成在形成NAND串单元NU的存储器阵列(memory array)的区块50、即P阱60内，晶体管BIASe、BIASo、BLSe、BLSo是在与存储单元相同的工艺(process)中形成的、栅极长度短且栅极氧化膜薄的低电压(LV)晶体管。中继部32的晶体管BLS配置在形成存储单元阵列的P阱60的外侧，使第1选择部20的晶体管BLC与第2选择部30A的晶体管分离。通过将第2选择部30A设为低电压晶体管的结构，从而削减第2选择部30A所占用的布局(layout)面积，实现整体的存储器尺寸(memory size)的小型化。另一方面，在擦除动作时，对P阱60施加约20V左右的擦除电压或擦除脉冲(pulse)，但此时，构成第2选择部30A的所有晶体管的栅极设为浮动(floating)，晶体管的栅极因与P阱60的电容耦合而升压至擦除电压附近。因此，不会对晶体管BIASe、BIASo、BLSe、BLSo的栅极氧化膜施加大的电位差，从而避免栅极氧化膜的击穿(break down)。现有技术文献专利文献专利文献1：日本专利第5550609号公报专利文献2：日本专利特开2011-23661号公报非专利文献1：K.福田.Et al.,“采用24n CMOS技术的151mm264Gb MLC NAND存储器”,IEEE国际固态电路会议,技术文献摘要P198-199,第11期,2011(K.Fukuda.Et al.,“A 151mm264Gb MLC NAND Memory in 24n,CMOS Technology”,IEEE International Solid-State Circuit Conference,Digest of Technical Paper P198-199,Session 11,2011)
技术实现思路
[专利技术所要解决的问题]如上所述，通过将第2选择部30A的晶体管BIASe、BIASo、BLSe、BLSo形成在存储器阵列的区块50即P阱60内，从而能够削减第2选择部30A的占用面积。但是，此种第2选择部30A的结构产生如下问题。在擦除动作时，第2选择部30A的晶体管BIASe、BIASo、BLSe、BLSo被设为浮动状态，晶体管BIASe、BIASo、BLSe、BLSo的栅极电压Vgate在对P阱60施加的擦除电压Vers上升时，因与P阱电压Vpw的电容耦合而逐渐升压。所施加的擦除电压Vers的峰值(peak)例如为20V左右，擦除电压Vers在固定期间内保持峰值电压，以使得从存储单元向P阱60充分释放电子。当擦除电压Vers的施加结束时，P阱电压Vpw被放电，因而与此响应地，晶体管的栅极电压Vgate也逐渐下降。但是，在晶体管BIASe、BIASo、BLSe、BLSo的栅极上连接有越过P阱60而延伸的配线，因此栅极电压Vgate有时会受到与位于配线正下方的P型硅基板或其他阱之间的寄生电容、及邻接的配线之间的寄生电容的影响，而不追随于P阱电压Vpw的降低而下降。图3是示意性地表示P阱电压Vpw及晶体管BIASe、BIASo、BLSe、BLSo的栅极电压Vgate的图表(graph)。用实线表示P阱电压Vpw，用虚线表示栅极电压Vgate。在时刻t0，对所选择的区块的字线(word line)WL施加0V，晶体管BIASe、BIASo、BLSe、BLSo被设为浮动状态。在时刻T1，对P阱60施加擦除电压Vers。例如对P阱施加电压阶段性地变大的擦除脉冲。响应擦除脉冲的施加，P阱电压Vpw开始升压。与此同时，与P阱电容耦合的晶体管BIASe、BIASo、BLSe、BLSo的栅极电压Vgate升压。在时刻T2，P阱电压Vpw升压至约20V，在时刻T2～T3的期间内，保持擦除所需的固定时间经过，从浮动栅极向P阱60抽出电子。在进行擦除的期间T2～T3，晶体管BIASe、BIASo、BLSe、BLSo的栅极电压Vgate根据与P阱60的耦合比而被设定成固定电位以下。如图3所示，若不将P阱电压Vpw与晶体管的栅极电压Vgate的电位差Va设为固定值以下，则晶体管会因时间依存性的击穿经时介电击穿特性(Time Dependent Dielectric Breakdown，简称TDDB)而受到破坏。TDDB是如下所述的现象：即使未对晶体管的栅极施加高电压，但若长时间施加电压，
则晶体管仍会击穿。因此，以满足Va＜TDDB的方式来设定晶体管与P阱间的耦合比。在时刻T3，擦除电压Vers的施加结束，P阱电压Vpw被放电。当开始放电时，放电路径被连本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，包括：存储单元阵列，形成有多个与非串，所述与非串是可电性重写的存储单元串联连接而成；擦除部件，擦除所述存储单元阵列的所选择的区块内的存储单元；以及位线选择电路，选择分别与所述与非串连接的位线，构成所述位线选择电路的至少1个位线选择晶体管形成在阱内，所述阱形成存储单元，所述擦除部件包括：第1部件，对所选择的区块的阱施加擦除电压；第2部件，将所选择的区块的阱内形成的所述至少1个位线选择晶体管设为浮动状态；以及第3部件，在使所选择的区块的阱的电压放电时，使所述至少1个位线选择晶体管的栅极放电至基准电位。

【技术特征摘要】
1.一种半导体存储装置，其特征在于，包括：存储单元阵列，形成有多个与非串，所述与非串是可电性重写的存储单元串联连接而成；擦除部件，擦除所述存储单元阵列的所选择的区块内的存储单元；以及位线选择电路，选择分别与所述与非串连接的位线，构成所述位线选择电路的至少1个位线选择晶体管形成在阱内，所述阱形成存储单元，所述擦除部件包括：第1部件，对所选择的区块的阱施加擦除电压；第2部件，将所选择的区块的阱内形成的所述至少1个位线选择晶体管设为浮动状态；以及第3部件，在使所选择的区块的阱的电压放电时，使所述至少1个位线选择晶体管的栅极放电至基准电位。2.根据权利要求1所述的半导体存储装置，其特征在于，所述第3部件在所述至少1个位线选择晶体管的栅极与基准电位之间生成放电路径。3.根据权利要求1或2所述的半导体存储装置，其特征在于，所述第3部件包含第1放电晶体管，所述第1放电晶体管用于在所述至少1个位线选择晶体管的栅极与基准电位之间生成放电路径，且所述第1放电晶体管在所述阱的电压被放电时导通。4.根据权利要求3所述的半导体存储装置，其特征在于，所述第3部件包含至少1个二极管，所述至少1个二极管在所述至少1个位线选择晶体管的栅极与基准电位之间，串联连接于所述第1放电晶体管。5.根据权利要求4所述的半导体存储装置，其特征在于，所述至少1个二极管在放电期间内使所述至少1个位线选择晶体管的栅极与所述阱之间产生固定的电位差，...

【专利技术属性】
技术研发人员：荒川贤一，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71