半导体器件及制备方法、半导体器件的测试结构及方法技术

本发明专利技术涉及一种半导体器件及制备方法、半导体器件的测试结构及方法。所述测试结构包括半导体衬底；浮栅，位于所述半导体衬底上；浮栅极氧化物，位于所述半导体衬底和所述浮栅之间；控制栅，位于所述浮栅上；第一终端，与所述半导体衬底连接；第二终端，与所述控制栅电连接；第三终端，与露出的所述浮栅电连接。本发明专利技术所述测试结构和方法的优点在于：(1)可以通过在线WAT测试来监控周围区器件的所述浮栅和控制栅之间的界面层。(2)当所述周围区器件的所述浮栅和控制栅之间存在界面层，本发明专利技术所述检测结构仍可以准确的检测到栅极氧化物的电容-电流曲线，并且反馈得到准确的栅极氧化物的厚度。

【技术实现步骤摘要】

本专利技术涉及半导体存储器件，具体地，本专利技术涉及一种半导体器件及制备方法、半导体器件的测试结构及方法。
技术介绍
随着便携式电子设备的高速发展(比如移动电话、数码相机、MP3播放器以及PDA等)，对于数据存储的要求越来越高。非易失闪存由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，其中，由于闪存(flash memory)可以达到很高的芯片存储密度，而且没有引入新的材料，制造工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。NOR和NAND是现在市场上两种主要的非易失闪存技术，NOR闪存(Flash)器件属于非易失闪存的一种，其特点是芯片内执行，这样应用程序可以直接在Flash闪存内运行，不必再把代码读到系统RAM(随机存储器)中，从而使其具有较高的传输效率。对于非易失性存储器(Nonvolatile memories，NVM)，随着半导体器件尺寸的不断缩小，节距也不断缩小，相关的工艺不能再使用自对准多晶硅工艺，其中在存储器的周围区中包括浮栅多晶硅和控制栅多晶硅的堆叠。当所述浮栅多晶硅和控制栅多晶硅之间具有界面层时，所述界面层将会影响晶圆可接受测试(wafer acceptance test，WAT)的准确性，特别是会影响到所述栅极介电层厚度的测量，因为在测量过程中不仅包括栅极氧化物电容，还进一步包括浮栅和控制栅之间的电容，浮栅和控制栅之间的电容会影响栅极氧化物电容-电流曲线的测量，对所述测量造成干扰。因此需要对目前所述器件的检测结构以及检测方法作进一步的改进，以便消除上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，提供了一种半导体器件的测试结构，包括：半导体衬底；浮栅，位于所述半导体衬底上；浮栅极氧化物，位于所述半导体衬底和所述浮栅之间；控制栅，位于所述浮栅上；第一终端，与所述半导体衬底连接；第二终端，与所述控制栅电连接；第三终端，与露出的所述浮栅电连接。可选地，所述第一终端与与所述半导体衬底连接之间具有自对准硅化物；所述第二终端与所述控制栅之间具有自对准硅化物；所述第三终端与露出的所述浮栅之间具有自对准硅化物。可选地，所述控制栅位于所述浮栅的一端。可选地，所述浮栅和所述控制栅的侧壁上均形成有侧墙绝缘保护层。本专利技术还提供了一种基于上述的测试结构的测试方法，包括：步骤S1：分别电连接所述第二终端和所述第三终端，并在所述第三终端上施加电压，以得到电压-电流曲线并计算出电阻阻值，根据所述电阻阻值判断所述浮栅和控制栅之间是否存在界面层。可选地，在所述步骤S1中，若所述电压-电流曲线计算所得的所述电阻阻值体现为浮栅材料、控制栅材料的正常电阻值，则所述浮栅和所述控制栅之间不存在界面层；若所述电压-电流曲线计算所得的所述电阻阻值大于浮栅材料、控制栅材料的电阻值范围，则所述浮栅和所述控制栅之间存在界面层。可选地，在所述步骤S1中，若所述电压-电流曲线计算所得的电阻阻值大于浮栅材料、控制栅材料的电阻值范围，则进一步执行步骤S2：则在所述浮栅上扫描-V～+V的电压，所述控制
栅上电压为0，以获取电容-电压曲线，进一步证实所述浮栅和所述控制栅之间存在界面层。可选地，所述方法还进一步包括步骤S3：分别电连接所述第一终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述浮栅极氧化物的厚度。可选地，若所述浮栅和所述控制栅之间不存在界面层，则分别电连接所述第二终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述栅极氧化物的厚度。本专利技术还提供了一种半导体器件，包括：核心单元区，所述核心单元区中形成有核心存储区；周围单元区，包括上述的测试结构以及CMOS器件。本专利技术还提供了一种半导体器件的制备方法，包括：步骤S1：提供半导体衬底，所述半导体衬底包括核心单元区和周围单元区，在所述核心单元区上形成有核心区浮栅和核心区界面层，在所述周围单元区上形成有周围区浮栅和周围区界面层；步骤S2：在所述核心单元区上方以及所述周围单元区一端的上方形成第一掩盖层，然后去除所述周围区浮栅上的部分所述界面层；步骤S3：在所述核心单元区和所述周围单元区上沉积控制栅材料层以及阻挡层；步骤S4：图案化所述核心单元区的所述控制栅材料层和核心区浮栅，以形成核心区栅极结构；步骤S5：图案化所述周围单元区的控制栅材料层，以露出剩余的所述界面层并在所述周围区浮栅上形成周围区控制栅；步骤S6：在所述核心区栅极结构之间形成通孔，并在所述周围区浮栅浮栅上形成第一终端，在所述周围区控制栅上形成第二终端，在所述周围区的所述半导体衬底上形成第三终端。可选地，在所述步骤S3中，在所述控制栅材料层上进一步形成SiN层。可选地，所述步骤S4包括：步骤S41：在所述核心单元区形成第一掩膜层，以所述第一掩膜层为掩膜，蚀刻所述控制栅材料层和所述核心区浮栅，以形成核心区栅极结构；步骤S42：在所述核心区栅极结构两侧的所述半导体衬底中执行LDD离子注入；步骤S43：在所述核心区栅极结构的侧壁上形成侧墙绝缘保护层，并执行源漏注入。可选地，所述步骤S4还进一步包括：步骤S44：沉积第一层间介电层，以覆盖所述核心单元区和所述周围单元区；步骤S45：平坦化所述第一层间介电层至所述核心区栅极结构；步骤S46：在所述核心单元区和所述周围单元区上形成保护层；步骤S47：在所述核心单元区上形成第二掩盖层，去除所述周围单元区上的所述保护层，其中，采用湿法蚀刻去除所述周围单元区上的所述保护层。可选地，所述步骤S5包括：步骤S51：在所述核心单元区和所述周围单元区上形成第二掩膜层，并图案化；步骤S52：以所述图案化的第二掩膜层为掩膜蚀刻所述周围单元区的控制栅材料层，以露出所述周围区浮栅一端上的所述界面层，同时在所述周围区浮栅的另一端形成周围区控制栅。可选地，所述步骤S5还进一步包括：步骤S53：在所述周围单元区执行LDD离子注入；步骤S54：沉积第一介电层和第二介电层，并进行干法蚀刻，在所述周围单元区上的浮栅和控制栅的侧壁上均形成侧墙绝缘保护层；步骤S55：在所述周围单元区的一端执行N型离子注入，在所述另周围单元区的一端P型离子注入。可选地，所述步骤S5还进一步包括：步骤S56：在所述核心单元区和所述周围单元区上形成绝缘阻挡层；步骤S57：在所述核心单元区上形成第三掩盖层，以去除所述周围单元区上的所述绝缘阻挡层；步骤S58：在露出的所述周围区浮栅上、所述周围区控制栅上和所述周围区的所述半导体衬底上形成自对准金属硅化物层。可选地，所述步骤S6包括：步骤S61：在所述核心单元区和所述周围单元区上形成第二层间介电层和第三层间介电层，以覆盖所述核心单元区和所述周围单元区；步骤S62：在所述周围单元区上形成第四掩盖层，以去除所述核心单元区上的所述第三层间介电层；步骤S63：平坦化所述第二层间介电层至所述核心区栅极结构；步骤S64：图案化所述核心单元区上的第一层间介电层，以在所述第一层间介电层中的所述核心区栅极结构之间形成通孔开口；步骤S65：图案化所本文档来自技高网...

【技术保护点】
一种半导体器件的测试结构，包括：半导体衬底；浮栅，位于所述半导体衬底上；浮栅极氧化物，位于所述半导体衬底和所述浮栅之间；控制栅，位于所述浮栅上，并且露出部分所述浮栅；第一终端，与所述半导体衬底电连接；第二终端，与所述控制栅电连接；第三终端，与露出的所述浮栅电连接。

【技术特征摘要】
1.一种半导体器件的测试结构，包括：半导体衬底；浮栅，位于所述半导体衬底上；浮栅极氧化物，位于所述半导体衬底和所述浮栅之间；控制栅，位于所述浮栅上，并且露出部分所述浮栅；第一终端，与所述半导体衬底电连接；第二终端，与所述控制栅电连接；第三终端，与露出的所述浮栅电连接。2.根据权利要求1所述的测试结构，其特征在于，所述第一终端与与所述半导体衬底连接之间具有自对准硅化物；所述第二终端与所述控制栅之间具有自对准硅化物；所述第三终端与露出的所述浮栅之间具有自对准硅化物。3.根据权利要求1所述的测试结构，其特征在于，所述控制栅位于所述浮栅的一端。4.根据权利要求1所述的测试结构，其特征在于，所述浮栅和所述控制栅的侧壁上均形成有侧墙绝缘保护层。5.一种基于权利要求1至4之一所述的测试结构的测试方法，包括：步骤S1：分别电连接所述第二终端和所述第三终端，并在所述第三终端上施加电压，以得到电压-电流曲线并计算出电阻阻值，根据所述电阻阻值判断所述浮栅和控制栅之间是否存在界面层。6.根据权利要求5所述的方法，其特征在于，在所述步骤S1中，若所述电压-电流曲线计算所得的所述电阻阻值体现为浮栅材料、控制栅材料的正常电阻值，则所述浮栅和所述控制栅之间不存在界面层；若所述电压-电流曲线计算所得的所述电阻阻值大于浮栅材料、控制栅材料的电阻值范围，则所述浮栅和所述控制栅之间存在界面层。7.根据权利要求6所述的方法，其特征在于，在所述步骤S1中，若所述电压-电流曲线计算所得的电阻阻值大于浮栅材料、控制栅材料的电阻值范围，则进一步执行步骤S2：则在所述浮栅上扫描-V～+V的电压，所述控制栅上电压为0，以获取电容-电势曲线，进一步证实所述浮栅和所述控制栅
\t之间存在界面层。8.根据权利要求5至7之一所述的方法，其特征在于，所述方法还进一步包括步骤S3：分别电连接所述第一终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述浮栅极氧化物的厚度。9.根据权利要求5所述的方法，其特征在于，若所述浮栅和所述控制栅之间不存在界面层，则分别电连接所述第二终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述栅极氧化物的厚度。10.一种半导体器件，包括：核心单元区，所述核心单元区中形成有核心存储区；周围单元区，包括权利要求1至4之一所述的测试结构以及CMOS器件。11.一种半导体器件的制备方法，包括：步骤S1：提供半导体衬底，所述半导体衬底包括核心单元区和周围单元区，在所述核心单元区上形成有核心区浮栅和核心区界面层，在所述周围单元区上形成有周围区浮栅和周围区界面层；步骤S2：在所述核心单元区上方以及所述周围单元区一端的上方形成第一掩盖层，然后去除所述周围区浮栅上的部分所述界面层；步骤S3：在所述核心单元区和所述周围单元区上沉积控制栅材料层以及阻挡层；步骤S4：图案化所述核心单元区的所述控制栅材料层和核心区浮栅，以形成核心区栅极结构；步骤S5：图案化所述周围单元区的控制栅材料层，以露出剩余的所述界面层并在所述周围区浮栅上形成周围区控制栅；步骤S6：在所述核心区栅极结构之间形成通孔，并在所述周围区浮栅浮栅上形成第一终端，在所述周围区控制栅上形成第二终端，在所述周围区的所述半导体衬底上形成第三终端。12.根据权利要求11所述的方法，其特征在于，在所述步骤S...

【专利技术属性】
技术研发人员：张金霜，李绍斌，邹陆军，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31