沟槽型超结功率器件及其制造方法技术

本发明专利技术公开了一种沟槽型超结功率器件及其制造方法，该方法包括：在衬底上形成P型外延层和位于P型外延层上的P型体层；在P型体层的部分表面进行离子掺杂，形成位于P型体层中的多个源区；形成贯穿源区、P型体层和P型外延层，且底部与衬底接触的多个沟槽，以形成被多个沟槽分隔的多个器件元胞；对每个器件元胞中的P型外延层进行倾斜N型注入，形成位于P型外延层两侧面的多个N型柱；形成位于衬底、N型柱、P型体层和源区表面的氧化层，并在多个沟槽内填充介质材料至一预定深度；去除高于P型体层的全部氧化层，并在沟槽内填充多晶硅。本发明专利技术可以从多方面增大漂移区中的PN结面积，从而显著提升器件的性能。

【技术实现步骤摘要】


本专利技术涉及半导体
，特别涉及一种沟槽型超结功率器件及其制造方法。

技术介绍

沟槽型垂直双扩散场效应晶体管(VerticalDoubleDiffusedMetalOxideSemiconductor，简称VDMOS)兼有双极晶体管和普通金属氧化物半导体(MetalOxideSemiconductor，简称MOS)器件的优点，无论是开关应用还是线形应用，VDMOS都是理想的功率器件。由于VDMOS的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
传统功率金氧半场效晶体管(MetalOxideSemiconductorFieldEffectTransistor，简称MOSFET)通常采用VDMOS结构，为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，但是会直接导致导通电阻急剧增大。一般传统功率MOSFET的导通电阻与击穿电压呈2.5次方关系，这个关系被称为“硅极限”。超结VDMOS基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系，能够很好地解决导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结VDMOS采用交替的P-N结构替代传统功率器件中低掺杂漂移层作为电压维持层。超结VDMOS的本质是利用在漂移区中插入的P区(对N沟器件而言)所产生的电场对N区进行电荷补偿，即利用复合缓冲层里面交替的N柱和P柱进行电荷补偿，使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，从而达到提高击穿电压并降低导通电阻的目的。因此，要达到理想的效果，N区与P区中的电荷平衡就称为了器件制造工艺的关键。
然而在传统的器件结构中，由于如沟道区、源区、栅源电极的其他结构的存在，漂移区的厚度受到限制；同时为了以较为简单的制作工艺保证N区与P区的电荷平衡，在厚度方向上N区与P区之间的接触面积通常较小，电荷补偿的效果有限，难以达到理想的器件性能。

技术实现思路

针对现有技术中的技术问题，针对现有技术中的缺陷，本专利技术提供一种沟槽型超结功率器件及其制造方法，可以从多方面增大漂移区中的PN结面积，从而减小输入和输出电容、改善击穿电压、导通电阻和开关速度，显著提升器件的性能。
第一方面，本专利技术提供了一种沟槽型超结功率器件的制造方法，包括：
在衬底上形成P型外延层和位于所述P型外延层上的P型体层；
在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源区；
形成贯穿所述源区、P型体层和P型外延层，且底部与所述衬底接触的多个沟槽，以形成被所述多个沟槽分隔的多个器件元胞；
对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱；
形成位于所述衬底、所述N型柱、所述P型体层和所述源区表面的氧化层，并在所述多个沟槽内填充介质材料至一预定深度；
去除高于所述P型体层的全部氧化层，并在所述沟槽内填充多晶硅。
优选地，所述在衬底上形成P型外延层和位于所述P型外延层上的P型体层，包括：
在位于所述衬底上的所述P型外延层上进行P型注入，形成位于所述P型外延层上的P型体层。
优选地，所述在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源区，包括：
在所述P型体层的部分表面上形成第一光刻胶层；
将所述第一光刻胶层作为掩膜，在所述P型体层的部分表面上进行离子掺杂，形成位于所述P型体层中的多个源区；
剥离所述第一光刻胶层。
优选地，所述对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱，包括：
在所述P型体层和所述源区的表面上形成第二光刻胶层；
将所述第二光刻胶层作为掩膜，对所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱；
剥离所述第二光刻胶层。
优选地，所述氧化层通过热氧化工艺形成。
优选地，所述衬底和/或P型外延层的基质为单晶硅。
优选地，所述源区的掺杂类型为N型，且离子掺杂浓度大于所述P型体层的离子掺杂浓度。
优选地，位于任一所述P型外延层两侧的N型柱中的掺杂离子总量与该P型外延层中的掺杂离子总量一致。
优选地，所述多晶硅的掺杂类型为N型或P型，且离子掺杂浓度大于所述P型体层的离子掺杂浓度；所述衬底的掺杂类型为N型，所述衬底的离子掺杂浓度大于所述P型体层的离子掺杂浓度。
第二方面，本专利技术还提供了一种采用上述任意一种制造方法得到的沟槽型超结功率器件。
由上述技术方案可知，本专利技术在底部的P型外延层上制备好了源区和体区后，通过沟槽刻蚀配合倾斜注入工艺形成了N型柱，并先后填充介质材料和多晶硅来形成栅区，使得栅区、源区、体区同层形成，从而可使P型外延层(P区)、N型柱(N区)以及介质材料所组成的漂移区可以具有更大的厚度；同时，沟槽刻蚀与倾斜注入工艺的配合可以保障P型外延层(P区)与N型柱(N区)之间的电荷平衡，最终使得漂移区中的P区与N区具有很大的纵向接触面积(即器件具有很大PN结面积)，使得器件的输入和输出电容都显著减小，击穿电压、导通电阻和开关速度有所改善，具有很高的实用价值。
附图说明
图1为本专利技术一个实施例中的一种沟槽型超结功率器件的制造方法的步骤流程图；
图2为本专利技术一个实施例中的形成P型体层后的示意图；
图3为本专利技术一个实施例中的形成N型源区后的示意图；
图4为本专利技术一个实施例中的形成沟槽后的示意图；
图5为本专利技术一个实施例中的形成N型柱后的示意图；
图6为本专利技术一个实施例中的进行热氧化工艺后的示意图；
图7为本专利技术一个实施例中的填充并去除部分氧化硅后的示意图；
图8为本专利技术一个实施例中的填充多晶硅后的示意图；
图9为本专利技术一个实施例中的制造沟槽型超结功率器件的流程示意图；
图10为本专利技术一个实施例中的有源区与划片道区域、截止环区域以及分压区域的位置示意图。
附图标记：1——衬底、2——P型外延层、3——P型体层、4——N型源区、5——光刻胶、6——N型柱、7——氧化硅、8——多晶硅；图10中：101——划片道区域、102——截止环区域、103——分压区域、104——有源区。
具体实施方式
下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。
本专利技术实施例提供了一种沟槽型超结功率器件的制造方法，步骤流程如图3所示，该制造方法包括以下步骤：
步骤S10：在衬底上形成P型外延层和位于所述P型外延层上的P型体层；
步骤S20：在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源区；
步骤S30：形成贯穿所述源区、P型体层和P型外延层，且底部与所述衬底接触的多个沟槽，以形成被所述多个沟槽分隔的多个器件元胞；
步骤S40：对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱；
步骤S50：形成位于所述衬底、所述N型柱、所述P型体层和所述源区表面的氧化层，并在所述多个沟槽内填充介质材料至一预定深度；
步骤S60：去除高于所述P型体层的全部氧化层，并在所述沟槽本文档来自技高网...

【技术保护点】
一种沟槽型超结功率器件的制造方法，其特征在于，包括：在衬底上形成P型外延层和位于所述P型外延层上的P型体层；在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源区；形成贯穿所述源区、P型体层和P型外延层，且底部与所述衬底接触的多个沟槽，以形成被所述多个沟槽分隔的多个器件元胞；对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱；形成位于所述衬底、所述N型柱、所述P型体层和所述源区表面的氧化层，并在所述多个沟槽内填充介质材料至一预定深度；去除高于所述P型体层的全部氧化层，并在所述沟槽内填充多晶硅。

【技术特征摘要】
1.一种沟槽型超结功率器件的制造方法，其特征在于，包括：
在衬底上形成P型外延层和位于所述P型外延层上的P型体层；
在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层
中的多个源区；
形成贯穿所述源区、P型体层和P型外延层，且底部与所述衬底接
触的多个沟槽，以形成被所述多个沟槽分隔的多个器件元胞；
对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形
成位于所述P型外延层两侧面的多个N型柱；
形成位于所述衬底、所述N型柱、所述P型体层和所述源区表面
的氧化层，并在所述多个沟槽内填充介质材料至一预定深度；
去除高于所述P型体层的全部氧化层，并在所述沟槽内填充多晶
硅。
2.根据权利要求1所述的制造方法，其特征在于，所述在衬底上
形成P型外延层和位于所述P型外延层上的P型体层，包括：
在位于所述衬底上的所述P型外延层上进行P型注入，形成位于所
述P型外延层上的P型体层。
3.根据权利要求2所述的制造方法，其特征在于，所述在所述P
型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源
区，包括：
在所述P型体层的部分表面上形成第一光刻胶层；
将所述第一光刻胶层作为掩膜，在所述P型体层的部分表面上进
行离子掺杂，形成位于所述P型体层中的多个源区；
剥离所述第一光刻胶层。
4.根据权利要求...

【专利技术属性】
技术研发人员：李理，马万里，赵圣哲，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京;11