一种存储单元、存储单元缺陷探测电路及存储器制造技术

本申请公开了一种存储单元，所述存储单元中的两个MOS传输门为双栅极MOS传输门，因此在对上述存储单元进行静态噪声容限测试时，为双边扰动，因此测试强度更高。

【技术实现步骤摘要】
一种存储单元、存储单元缺陷探测电路及存储器
本申请涉及计算机芯片
，更具体地说，涉及一种存储单元、存储单元缺陷探测电路及存储器。
技术介绍
存储器(Memory)是计算机系统中的记忆设备，用来存放程序和数据，其由多个用于存储二进制代码的存储单元组成，如图1所示，存储单元等效为两个首尾相连的反相器所构造的锁存器，每个存储单元均有其静态噪声容限。如图2为所述存储单元静态噪声容限(StaticNoiseMargin，SNM)的原理图，假定图1中的存储单元在Q点存‘1’，QB点存‘0’时，在Q，QB点加入两个极性相反的噪声时，存‘1’点向下扰动Vn，存‘0’点向上扰动Vn。图3为SNM的VTC曲线图，图3所示，根据存储单元的伏安特性曲线，当Vn逐渐增大时，存储单元会翻转。Vn刚好使存储单元翻转的值，表征了存储单元存‘1’的抗噪声能力。同理，Q点存‘0’，QB点存‘1’时，加入极性相反的噪声，Vn刚好使存储单元翻转的值，则表征了存储单元存‘0’的抗噪声能力。存‘1’，存‘0’的抗噪声能力的最小值，则称为静态噪声容限。存在缺陷的存储单元静态噪声容限比健壮的存储单元的静态噪声容限要低，其存值的稳定性要差。由于①缺陷存储单元稳定性差，存的值容易受到噪声的干扰，对系统的可靠性造成影响。②缺陷储存单元反映了制造过程中的工艺波动和制造缺陷，反映了工艺的良率情况。因此，需要探测缺陷存储单元的静态噪声容限。现有技术中在进行存储单元静态噪声容限测试时，由于存储单元中的MOS传输门只有一个Gate门，因此在测试时只有单边的扰动，因而造成静态噪声容限测试过程中测试强度低的问题，因此在静态噪声容限测试过程中如何提高测试强度成为本领域技术人员亟待解决的技术问题。
技术实现思路
有鉴于此，本申请提供一种存储单元，用于解决现有技术中进行静态噪声容限测试时，测试强度低的问题。为了实现上述目的，现提出的方案如下：一种存储单元，包括：所述存储单元中的两个MOS传输门为双栅极MOS传输门。优选的，上述存储单元中，所述双栅极MOS传输门为采用鳍式场效晶体管FinFET工艺制成的MOS传输门。一种存储单元缺陷探测电路，用于测试上述存储单元，包括：位元线解码器、以及结构相同的第一偏压发生器和第二偏压发生器；其中：所述位元线解码器中用于获取WBL信号的第三MOS传输门和用于获取WBLB信号的第四MOS传输门均为双栅极结构；所述第一偏压发生器的第一输入端用于获取模式选择信号，第二输入端用于获取第一时序信号；第一输出端与所述存储单元的第一MOS传输门的第一栅极相连，输出用于控制所述第一MOS传输门开启程度的控制信号；第二输出端与所述存储单元的第二MOS传输门的第一栅极相连，输出用于控制第二MOS传输门开启程度的控制信号；第三输出端与所述第一MOS传输门的第二栅极和第二MOS传输门的第二栅极相连，用于输出所述第一时序信号；所述第二偏压发生器的第一输入端用于获取所述模式选择信号，第二输入端用于获取第二时序信号；第一输出端与所述第三MOS传输门的第一栅极相连，输出用于控制所述第三MOS传输门开启程度的控制信号；第二输出端与所述第四MOS传输门的第一栅极相连，输出用于控制所述第四MOS传输门开启程度的控制信号；第三输出端与所述位元线解码器时序信号输入端相连。优选的，上述存储单元缺陷探测电路中，所述第一偏压发生器包括：结构相同的第一和第二电压分压电路；所述电压分压电路包括：第二端与公共节点相连的第一、第二双栅极PMOS以及第一、第二双栅极NMOS；所述第一双栅极PMOS和第一双栅极NMOS的第一端与第一电压源相连，用于获取第一输入电压；所述第二双栅极PMOS和第二双栅极NMOS的第一端与第二电压源相连，用于获取第二输入电压；第一输入端与所述公共节点相连、第二端作为所述第一偏压发生器的第二输入端、控制端用于获取所述模式选择信号的选择器。优选的，上述存储单元缺陷探测电路中，还包括：输出端分别与所述第一偏压发生器中的第一、第二双栅极PMOS以及第一、第二双栅极NMOS的第一和第二栅极一一对应相连，用于向所述第一、第二双栅极PMOS以及第一、第二双栅极NMOS输出控制信号的模式解码器。优选的，上述存储单元缺陷探测电路中，包括：所述第一电压源和第二电压源均大于所述存储单元的任意电压源。一种存储器，包括：多个如上述的存储单元和多个与所述多个存储单元对应的如上述的存储单元缺陷探测电路。优选的，上述存储器中，包括：所述多个存储单元缺陷探测电路的位元线解码器为一公用的位元线解码器。优选的，上述存储器中，包括：所述存储器中每行存储单元的第一偏压发生器为一共用的第一偏压发生器。优选的，上述存储器中，包括：所述多个存储单元缺陷探测电路中的模式解码器为一公用的模式解码器。从上述的技术方案可以看出，本申请公开的用于进行静态噪声容限测试的存储单元中，两个MOS传输门为双栅极MOS传输门，因此在静态噪声容限测试时，为双边扰动，因此测试强度更高，更加符合噪声容限的定义。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为现有技术中的存储单元的结构域；图2为存储单元静态噪声容限的原理图；图3为SNM的VTC曲线图；图4为本申请实施例公开的一种存储单元的结构图；图5为本申请实施例公开的存储单元缺陷探测电路的结构图；图6为测试过程中存储器的SNM的VTC曲线图；图7为本申请实施例公开的一种存储器的结构图；图8为所述存储器的测试流程图。具体实施方式针对于现有技术中的存储单元的MOS传输门只有一个Gate门，使得在对该存储单元进行静态噪声容限测试时只有单边的扰动，而造成测试强度低的问题，本申请公开了一种存储单元、存储单元缺陷探测电路及存储器。下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图4为本申请实施例公开的一种存储单元的结构图。参见图4，本申请实施例公开的存储单元结构与现有技术中的存储单元的机构基本相同，其区别在于，本申请公开的存储单元中的两个MOS传输门(01和02)为双栅极MOS传输门。参见本申请公开的存储单元中，两个MOS传输门(01和02)为双栅极MOS传输门，因此在对上述存储单元进行静态噪声容限测试时，为双边扰动，因此测试强度更高，更加符合噪声容限的定义。可以理解的是，鳍式场效晶体管(FinFET)工艺与现有技术中的平面印刷工艺不同，FinFET的MOS器件是立体的结构，可以通过工艺程序，盖住Fin上边的Gate层，使得MOS器件的沟道受2个Gate端控制(doublegate)，本申请上述实施例中公开的技术方案中的存储单元，应用了FinFET工艺的这一特性。即所述上述存储单元中的双栅极MOS传输门为采用鳍式场效晶体管FinFET工艺制成的MOS传输门。可以理解本文档来自技高网...

【技术保护点】
一种存储单元，其特征在于，包括：所述存储单元中的两个MOS传输门为双栅极MOS传输门。

【技术特征摘要】
1.一种存储单元缺陷探测电路，其特征在于，用于测试存储单元，包括：位元线解码器、以及结构相同的第一偏压发生器和第二偏压发生器；其中,所述位元线解码器的BLB信号输出端与所述存储单元的BLB信号输入端相连，所述位元线解码器的BL信号输出端与所述存储单元的BL信号输入端相连：所述位元线解码器中用于获取WBL信号的第三MOS传输门和用于获取WBLB信号的第四MOS传输门均为双栅极结构；所述第一偏压发生器的第一输入端用于获取模式选择信号，第二输入端用于获取第一时序信号；第一输出端与所述存储单元的第一MOS传输门的第一栅极相连，输出用于控制所述第一MOS传输门开启程度的控制信号；第二输出端与所述存储单元的第二MOS传输门的第一栅极相连，输出用于控制第二MOS传输门开启程度的控制信号；第三输出端与所述第一MOS传输门的第二栅极和第二MOS传输门的第二栅极相连，用于输出所述第一时序信号；所述第二偏压发生器的第一输入端用于获取所述模式选择信号，第二输入端用于获取第二时序信号；第一输出端与所述第三MOS传输门的第一栅极相连，输出用于控制所述第三MOS传输门开启程度的控制信号；第二输出端与所述第四MOS传输门的第一栅极相连，输出用于控制所述第四MOS传输门开启程度的控制信号；第三输出端与所述位元线解码器时序信号输入端相连。2.根据权利要求1所述的存储单元缺陷探测电路，其特征在于，所述第一偏压发生器包括：结构相同的第一和第二电压分压电路；所述电压分压电路包括：第二端与公共节点相连的第一、第二双栅极PMOS以及第一、第二双栅极NMOS；所述第一双栅极PMOS和第一双栅极NMOS的第...

【专利技术属性】
技术研发人员：杨杨，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海;31