一种半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，该方法包括：提供半导体衬底；在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；从第一半导体层的端部去除部分的第一半导体层，以形成开口；填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；在第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；填充空腔及刻蚀孔，以分别形成第二绝缘层及绝缘孔；进行器件的后续加工。该方法形成了具有埋层的衬底，实现类SOI器件的结构，同时，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。

【技术实现步骤摘要】

本专利技术属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
技术介绍
随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI(绝缘体上硅，Silicon-On-Insulator)技术应运而生。SOI衬底分厚层和薄层SOI，薄层SOI器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层硅的厚度变薄时，器件从部分耗尽(PartiallyDepletion)向全部耗尽(FullyDepletion)转变，当顶层硅小于30nm时，为超薄SOI(UltrathinSOI，UTSOI)，SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄SOI成为22nm以下尺寸工艺的理想解决方案。然而，目前SOI衬底的造价较高，且提供的SOI衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
技术实现思路
本专利技术的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，实现SOI器件的集成且埋层厚度可调。为实现上述目的，本专利技术的技术方案为：一种半导体器件的制造方法，包括步骤：提供半导体衬底；在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；从第一半导体层的端部去除部分的第一半导体层，以形成开口；填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；在第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；填充空腔及刻蚀孔，以分别形成第二绝缘层及绝缘孔；进行器件的后续加工。可选的，通过外延生长在半导体衬底上依次形成第一半导体层和第二半导体层的叠层。可选的，所述衬底为硅衬底，所述第一半导体层为GexSi1-x，其中0<x<1，所述第二半导体层为硅。可选的，形成开口或形成空腔时，去除第一半导体层的方法包括：采用HF、H2O2、CH3COOH和H2O的刻蚀剂进行腐蚀去除第一半导体层。可选的，形成第一绝缘层和隔离的步骤具体包括：进行氧化工艺，在开口内以及在隔离沟槽的内壁上形成第一氧化物层；在隔离沟槽中填满第二氧化物层。可选的，采用ALD工艺或者CVD工艺，在空腔中填满第一介质层以及在刻蚀孔的内壁上形成第一介质层；在刻蚀孔中填满第二介质层。可选的，在形成隔离和刻蚀孔的步骤之间还包括：在第二半导体层上形成器件结构；覆盖层间介质层；形成刻蚀孔的步骤包括：刻蚀器件结构的栅极两侧的层间介质层以及第二半导体层，以在第二半导体层中形成贯通的刻蚀孔。此外，本专利技术还提供了一种半导体器件，包括：半导体衬底；半导体衬底上的绝缘层和第二半导体层的叠层，其中，绝缘层包括第一绝缘层和第二绝缘层，第一绝缘层位于第二半导体层的端部且包围第二绝缘层；叠层间的衬底上的隔离；贯穿第二半导体层且与第二绝缘层相接的绝缘孔。可选的，所述隔离包括隔离沟槽内壁上的第一氧化物层和填满隔离沟槽的第二氧化物层，第一绝缘层与第一氧化物层由同一氧化工艺形成。可选的，绝缘孔包括孔内壁上的第一介质层以及填满孔的第二介质层，第二绝缘层为第一介质层的材料。本专利技术的半导体器件的制造方法，通过在衬底上层叠两层半导体层，而后，通过去除第一半导体层，并重新填充介质层，来形成具有埋层的衬底，实现类SOI器件的结构，该器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。附图说明为了更清楚地说明本专利技术实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了本专利技术的半导体器件的制造方法的流程图；图2-图13A为根据本专利技术实施例制造半导体器件的各个制造过程中的俯视图及AA向截面结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。参考图1所示，本专利技术提供了一种半导体器件的制造方法，包括：提供半导体衬底；在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；从第一半导体层的端部去除部分的第一半导体层，以形成开口；填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；在第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；填充空腔及刻蚀孔，以分别形成第二绝缘层及绝缘孔；进行器件的后续加工。本专利技术的制造方法，通过在衬底上层叠两层半导体层，而后，通过去除第一半导体层，并重新填充介质层，来形成具有埋层的衬底，实现类SOI器件的结构，该器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。为了更好的理解本专利技术的技术方案和技术效果，以下将结合本专利技术的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。首先，在步骤S01，提供半导体衬底100，参考图2、图2A(图2的AA向截面示意图)所示。在本专利技术实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬底。接着，在步骤S02，在半导体衬底上依次形成第一半导体层102和第二半导体层104的叠层，叠层间为隔离沟槽110，参考图3、图3A(图3的AA向截面示意图)所示。在本实施例中，首先，采用外延生长工艺，先在体硅衬底100上生长第一半导体层102，该第一半导体层可以为GexSi1-x，其中0<x<1，厚度可以为1-200nm，典型的可以10nm或20nm，而后，继续外延生长第二半导体层104，该第二半导体层104可以为Si，厚度可以为3-200nm，典型的可以为10nm或15nm，从而本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括步骤：提供半导体衬底；在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；从第一半导体层的端部去除部分的第一半导体层，以形成开口；填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；在第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；填充空腔及刻蚀孔，以分别形成第二绝缘层及绝缘孔；进行器件的后续加工。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括步骤：
提供半导体衬底；
在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层
间为隔离沟槽；
从第一半导体层的端部去除部分的第一半导体层，以形成开口；
填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；
在第二半导体层中形成贯通的刻蚀孔；
通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；
填充空腔及刻蚀孔，以分别形成第二绝缘层及绝缘孔；
进行器件的后续加工。
2.根据权利要求1所述的制造方法，其特征在于，通过外延生长在半
导体衬底上依次形成第一半导体层和第二半导体层的叠层。
3.根据权利要求2所述的制造方法，其特征在于，所述衬底为硅衬底，
所述第一半导体层为GexSi1-x，其中0<x<1，所述第二半导体层为硅。
4.根据权利要求1所述的制造方法，其特征在于，形成开口或形成空
腔时，去除第一半导体层的方法包括：采用HF、H2O2、CH3COOH和H2O
的刻蚀剂进行腐蚀去除第一半导体层。
5.根据权利要求1所述的制造方法，其特征在于，形成第一绝缘层和
隔离的步骤具体包括：进行氧化工艺，在开口内以及在隔离沟槽的内壁上
形成第一氧化物层；在隔...

【专利技术属性】
技术研发人员：徐烨锋，闫江，陈邦明，唐兆云，唐波，许静，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11