一种探测芯片分层的测试结构制造技术

本实用新型专利技术提供探测芯片分层的测试结构，所述测试结构设置于第一保护环和第二保护环之间，所述测试结构包括多组堆叠的金属层，所述堆叠的金属层之间通过顶层金属层和底层金属层进行顺次连接形成环绕在芯片周围的链条结构。如果芯片发生分层，并且分层是穿过保护环进入芯片的，则会引起测试结构开路，通过开路短路测试，可以在第一时间探测到芯片分层的发生。

【技术实现步骤摘要】

本技术涉及半导体制造领域，特别是涉及一种探测芯片分层的测试结构。
技术介绍
晶圆在做好之后，都要经过切割将晶圆切成一个个小的芯片，这是集成电路生产过程中至关重要的环节。但是，芯片在后期切割过程中极易出现分层和裂纹现象，切割引起的分层通常产生在芯片边缘处，然后向中间芯片延伸，严重威胁到芯片上功能器件的完整性和成品率。半导体芯片的保护环，主要用来保护芯片切割时不受损坏。如图1所示为现有技术中具有保护环的半导体芯片结构示意图。在芯片1的外围具有划片槽2，在划片槽2和芯片1之间形成由环绕整个芯片1的保护环，所述保护环包括第一保护环3(Seal ring)和第二保护环4 (Crack stop structure，CAS)，并且所述第二保护环4位于第一保护环3的外围。尽管有两层保护环对芯片进行保护，但是在封装过程中还是会有裂纹穿过保护环进入芯片1，导致芯片1发生分层(Delaminat1n)，一旦发生分层，最后的测试将失效。技术人员发现测试失效，需要通过各种失效分析手段来确认失效是否与分层有关，这将使得诊断周期延长，而且浪费人力物力。因此，提供一种探测芯片分层的测试结构实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种探测芯片分层的测试结构，用于解决现有技术中无法确定芯片是否发生分层的问题。为实现上述目的及其他相关目的，本技术提供一种探测芯片分层的测试结构，所述测试结构设置于第一保护环和第二保护环之间，所述测试结构包括多组堆叠的金属层，所述堆叠的金属层之间通过顶层金属层和底层金属层进行顺次连接形成环绕在芯片周围的链条结构。作为本技术探测芯片分层的测试结构的一种优化的方案，所述链条结构呈三角波波形。作为本技术探测芯片分层的测试结构的一种优化的方案，所述芯片发生分层，则所述链条结构开路。作为本技术探测芯片分层的测试结构的一种优化的方案，所述第一保护环和第二保护环依次环绕在所述芯片周围。作为本技术探测芯片分层的测试结构的一种优化的方案，所述第一保护环的底部形成有有源区，所述有源区至少包括P阱和形成于所述P阱两侧的N阱。作为本技术探测芯片分层的测试结构的一种优化的方案，所述链条结构的两端通过接触孔分别与所述P阱两侧的N阱电连，再由所述N阱通过虚拟导电结构与外界相连。作为本技术探测芯片分层的测试结构的一种优化的方案，每组堆叠的金属层中通过通孔连接每层金属层。作为本技术探测芯片分层的测试结构的一种优化的方案，所述通孔中填充有导电金属。如上所述，本技术的探测芯片分层的测试结构，设置于第一保护环和第二保护环之间，所述测试结构包括多组堆叠的金属层，所述堆叠的金属层之间通过顶层金属层和底层金属层进行顺次连接形成环绕在芯片周围的链条结构。本技术的测试结构具有以下有益效果:如果芯片发生分层，并且分层是穿过保护环进入芯片的，则会引起测试结构开路，通过开路短路测试，可以在第一时间探测到芯片分层的发生。【附图说明】图1显示为现有技术中具有保护环的半导体芯片结构示意图。图2显示为本技术具测试结构的半导体芯片结构示意图。图3显示为本技术的探测芯片封层的测试结构的剖视图。图4显示为本技术的测试结构与外界电连的示意图。元件标号说明1芯片2切割道3第一环保护31P 阱32N 阱33虚拟导电结构4第二保护环5测试结构51堆叠的金属层511顶层金属层512底层金属层52通孔6接触孔【具体实施方式】以下由特定的具体实施例说明本技术的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本技术的其他优点及功效。请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应仍落在本技术所揭示的
技术实现思路
得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本技术可实施的范围，其相对关系的改变或调整，在无实质变更
技术实现思路
下，当亦视为本技术可实施的范畴。如图2?3所示，本技术提供一种探测芯片分层的测试结构5，所述测试结构5设置于第一保护环3和第二保护环4之间。所述测试结构5包括多组堆叠的金属层51，所述堆叠的金属层51之间通过顶层金属层511和底层金属层512进行顺次连接形成环绕在芯片1周围的链条结构。如图2所示，所述第一保护环3 (Seal ring)和第二保护环4 (Crack stopstructure, CAS)依次环绕在所述芯片1周围。本技术的测试结构5则制作在所述第一保护环3和第二保护环4之间，即，在芯片1的周围依次设置第一保护环3、测试结构5和第二保护环4。如图3所示，所述堆叠的金属层51包括金属层M1、M2、M3......Mx和Mx+1等等。堆叠的金属层51中最底层的金属层Ml为底层金属层512，最顶层的金属层Mx+1定义为顶层金属层511。每组堆叠的金属层51中通过通孔52连接金属层Ml、M2、M3……Mx和Mx+1，其中，每一个通孔52中填充有导电金属，通过导电的通孔52将每层金属层连接形成链条结构。若芯片1不发生分层，则测试结构不开路，接上电源会有电流通过。进一步地，本实施例中，所述测试结构5为如图3所示的三角波形状的链条结构，即，每一组堆叠的金属层51为具有一定倾斜角度的堆叠结构。当然，在其他实施例中，所述测试结构5也可以呈矩形波形状，即每一组堆叠的金属层为垂直堆叠的结构，再通过顶层金属层和底层金属层进行顺次连接形成完整的链条结构。因此，链条的具体结构本技术不做限制。需要说明的是，内层的第一保护环3的底部形成有有源区，如图4所示，所述有源区至少包括P阱31和形成于所述P阱31两侧的N阱32。所述N阱32用于连接所述测试结构5的两端，所述P阱31则用来隔离两侧的N阱32，防止测试结构5短路。附图4中仅展示了测试结构5的两端，中间环绕芯片1的部分未展示。更进一步地，如图4所示，所述链条结构的两端通过接触孔6分别与所述P阱31两侧的N阱32电连，再由所述N阱32通过虚拟导电结构33与外界相连。所述虚拟导电结构33位于所述第一保护环3的虚拟区域(Du_y area)，由堆叠的金属导电层构成。如果所述芯片1发生分层，并且所述芯片是由于外界应力穿过第一保护环3和第二保护环4导致芯片1发生分层，此时，外界应力也同时会施加在测试结构5上，导致测试结构5开路，这样，外界测试不到电流，从而在第一时间探测到芯片1分层。综上所述，本技术的探测芯片分层的测试结构，设置于第一保护环和第二保护环之间，所述测试结构包括多组堆叠的金属层，所述堆叠的金属层之间通过顶层金属层和底层金属层进行顺次连接形成环绕在芯片周围的链条结构。如果芯片发生分层，并且分层是穿过保护环进入芯片的，则会引起测试结构开路，通过开路短路测试，可以在第一时间探测到芯片分层的发生。另外，本技术的测试结构不会改变整颗芯片的尺寸，保持晶圆上芯片总数本文档来自技高网...

【技术保护点】
一种探测芯片分层的测试结构，所述测试结构设置于第一保护环和第二保护环之间，其特征在于，所述测试结构包括多组堆叠的金属层，所述堆叠的金属层之间通过顶层金属层和底层金属层进行顺次连接形成环绕在芯片周围的链条结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：郑利平，刘磊，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：新型
国别省市：北京;11