一种具有U型沟槽的半浮栅存储器件制造技术

本实用新型专利技术提供了一种具有U型沟槽的半浮栅存储器件，包括：至少一个半导体衬底、源区和漏区、U型沟槽、半浮栅、控制栅以及用于连接半浮栅和漏区的p-n结二极管，其中，U型沟槽位于源区和漏区之间，U型沟槽的侧壁和底面覆盖有第一层电介质薄膜，在覆盖漏区的第一层电介质薄膜中，形成的一个窗口，窗口距U型沟槽的底部具有预设距离。本实用新型专利技术提供的具有U型沟槽的半浮栅存储器件，通过对半浮栅进行充放电以存取信息，能够在较小操作电压的情况下具有纳秒级的存取速度；本实用新型专利技术具有单元面积小、芯片密度高、对数据进行存储时操作电压低等优点。

【技术实现步骤摘要】

本技术涉及半导体存储器
，尤其涉及一种具有U型沟槽的半浮栅存储器件。
技术介绍
半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。图1为现有技术中一种平面沟道的半导体存储器，该专利的公开号为CN103247626A，其包括:在半导体衬底500内形成的具有与半导体衬底相反掺杂类型的源区501和漏区502，半导体衬底500可以为单晶硅、多晶硅或者为绝缘体上的硅。在源区501和漏区502内还分别形成有高掺杂浓度的掺杂区509和掺杂区510，掺杂区509和掺杂区510与源区501和漏区502具有相同的掺杂类型。在源区501和漏区502之上形成有第一层绝缘薄膜503，且在漏区502之上的第一层绝缘薄膜503中形成有一个浮栅开口区域504。在第一层绝缘薄膜503之上和浮栅开口区域504形成有一个作为电荷存储节点的浮栅505，浮栅505具有与漏区502相反的掺杂类型，且浮栅505中的掺杂杂本文档来自技高网...

【技术保护点】
一种具有U型沟槽的半浮栅存储器件，其特征在于，包括：一个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第二类掺杂的源区和漏区；所述半导体衬底内具有U型沟槽，所述U型沟槽位于所述源区和漏区之间，且所述U型沟槽的侧壁和底面覆盖有第一层电介质薄膜；覆盖所述漏区的第一层电介质薄膜中具有一个窗口，其中，所述窗口距所述U型沟槽的底部具有预设距离；所述U型沟槽中具有一半浮栅，所述半浮栅具有第一类掺杂且通过所述第一层电介质薄膜的窗口和所述漏区接触，形成一个p‑n结二极管，所述半浮栅顶部具有第二层电介质薄膜；所述第二层电介质薄膜之上具有控制栅，所述控制栅的两侧具有侧墙，其上方具有栅极；以及所述源区和漏区的上方...

【技术特征摘要】

【专利技术属性】
技术研发人员：师沛，孙德明，王全，
申请(专利权)人：上海集成电路研发中心有限公司，成都微光集电科技有限公司，
类型：新型
国别省市：上海;31