半导体存储器件制造技术

一种半导体存储器件包括分别对应于第一存储体和第二存储体的第一页缓冲器块和第二页缓冲器块；输入/输出控制电路，其适于传送输入数据至数据线；第一列解码器和第二列解码器，其适于基于通过由第一列解码器和第二列解码器共享的地址线传送的列地址，将通过数据线传送的输入数据分别锁存至第一页缓冲器块和第二页缓冲器块；以及控制信号发生电路，其适于产生控制第一列解码器和第二列解码器的多个页缓冲器选择信号以选择性地对第一页缓冲器块和第二页缓冲器块执行数据锁存操作。

【技术实现步骤摘要】
【专利说明】半导体存储器件相关申请的交叉引用本申请要求2014年5月14日提交的申请号为10-2014-0057999的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
本专利技术的各种实施例总体而言涉及一种电子器件，且更具体而言，涉及一种半导体存储器件。
技术介绍
半导体存储器件被划分成易失性存储器件和非易失性存储器件。易失性存储器件以高的写入速度和读取速度进行操作，但是当断电时它们丢失储存的数据。因而，非易失性存储器件用来保持数据，而与加电/断电条件无关。非易失性存储器的实例包括:只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM (MRAM)、阻变RAM (RRAM)和铁电RAM(FRAM)。快闪存储器被分类成或非(NOR)型或与非(NAND)型。快闪存储器具有RAM和ROM这二者的优点。例如，快闪存储器可以与RAM类似被随意地编程和擦除，并且与ROM类似，快闪存储器即使当不被供电时也可以保持储存的数据。快闪存储器已经广泛地用作诸如数码照相机、个人数字助理(PDA)和MP3播放器之类的便携式电子设备的储存媒介。
技术实现思路
本专利技术的各种实施例针对一种半导体存储器件，其能够通过减小半导体存储器件的数据输入电路的尺寸来实现更高的集成度并且降低功耗。根据本专利技术的一个实施例，一种半导体存储器件可以包括分别对应于第一存储体和第二存储体的第一页缓冲器块和第二缓冲器块；输入/输出控制电路，其适于将输入数据传送至数据线；第一列解码器和第二列解码器，其适于基于通过由第一列解码器和第二列解码器共享的地址线传送的列地址，将通过数据线传送的输入数据分别锁存至第一页缓冲器块和第二页缓冲器块；以及控制信号发生电路，其适于产生多个页缓冲器选择信号来控制第一列解码器和第二列解码器选择性地对第一页缓冲器块和第二页缓冲器块执行数据锁存操作。根据本专利技术的一个实施例，一种半导体存储器件可以包括:第一存储体和第二存储体，每个存储体包括存储单元和页缓冲器单元；输入/输出焊盘单元，其适于接收输入数据、命令信号和地址信号；第一列解码器和第二列解码器，其适于基于多个页缓冲器选择信号和列地址来分别控制第一存储体和第二存储体的页缓冲器单元的数据锁存操作；控制信号发生电路，其适于根据数据输入次序产生页缓冲器选择信号以阻断与第一列解码器霍第二列解码器相对应的页缓冲器单元的数据锁存操作；地址计数器，其适于通过由第一列解码器和第二列解码器共享的地址线来传送列地址；以及输入/输出控制电路，其适于将输入数据传送至与第一存储体和第二存储体的页缓冲器单元耦接的数据线。根据本专利技术的一个实施例，一种半导体存储器件可以包括:多个存储体单元，每个存储体单元包括存储单元和页缓冲器单元；与相应的存储体单元相对应的多个列解码器，每个列解码器适于基于列地址和页缓冲器选择信号来控制对应的页缓冲器单元的数据锁存操作；控制信号发生电路，其适于基于命令信号来产生页缓冲器选择信号以激活页缓冲器单元的数据锁存操作；以及地址计数器，其适于对内部时钟进行计数以产生列地址，并且通过由列解码器共享的地址线来传送列地址。【附图说明】图1是图示半导体存储器件的框图；图2是图示根据本专利技术一个实施例的半导体存储器件的框图；图3是图2中所示的输入/输出控制电路的详细图；图4是图3中所示的数据控制块的详细图；图5是图3中所示的数据控制块的详细图；图6是图2中所示的控制信号发生电路的详细图；图7和图8是用于图示根据本专利技术一个实施例的半导体存储器件的操作的信号的波形图；图9是图示根据本专利技术一个实施例的存储系统的框图；图10是图示图9中所示的存储系统的一个应用实例的框图；以及图11是图示包括参照图10所述的存储系统的计算系统的框图。【具体实施方式】 在下文中，将参照附图详细描述本专利技术的各种示例性实施例。提供了附图以使得本领域普通技术人员能够根据本专利技术的示例性实施例来制造和使用本专利技术。在本公开中，附图标记直接对应于本专利技术的各种附图和实施例中相同编号的部分。在本说明书中还应注意，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示通过中间部件与另一个部件间接耦接。另外，只要未在句子中具体提及，单数形式可以包括复数形式。图1是图示半导体存储器件10的框图。参见图1，半导体存储器件10可以包括:输入/输出焊盘单元11、时钟发生单元12、输入/输出控制单元13、地址寄存器14、第一计数器15和第二计数器16、列解码器单元17、控制信号发生电路18、以及第一存储体单元BANKO和第二存储体单元BANK1。输入/输出焊盘单元11可以接收从外部设备输入的输入数据DATA、多个数据输入信号WE、CLE和DQS、以及地址信号ALE，以及将接收的数据和信号传送至相应的部件。时钟发生单元12可以响应于从输入/输出焊盘单元11接收的数据输入信号WE来产生以预定的周期触发的数据输入时钟CLK。输入/输出控制单元13可以基于从输入/输出焊盘单元11接收的数据输入信号WE、CLE和DQS产生对控制信号发生单元18进行控制的控制信号，以及产生把数据输入包括在第一存储体单元BANKO和第二存储体单元BANKl中的第一页缓冲器单元PB0、PB2和第二页缓冲器单元PB1、PB3的控制信号。第一计数器15和第二计数器16可以对由时钟发生单元12产生的数据输入时钟进行计数，以输出与第一存储体和第二存储体相对应的计数信号。地址寄存器14可以使地址与由第一计数器15和第二计数器16输出的计数信号同步，暂时地储存地址，以及将地址传送至包括在列解码器单元17中的第一列解码器单元17A和第二列解码器单元17B。列解码器单元17可以包括与第一存储体单元BANKO相对应的第一列解码器单元17A、和与第二存储体单元BANKl相对应的第二列解码器单元17B。第一列解码器单元17A和第二列解码器单元17B可以响应于由地址寄存器14输出的地址信号来输出列解码信号以对控制信号发生单元18进行控制。控制信号发生单元18可以包括与第一存储体单元BANKO相对应的第一控制信号发生单元18A和与第二存储体单元BANKl相对应的第二控制信号发生单元18B。第一控制信号发生单元18A和第二控制信号发生单元18B可以基于由列解码器单元17输出的列解码信号来控制数据，使得数据可以输入至选自包括在第一存储体单元BANKO和第二存储体单元BANKl中的第一页缓冲器单元PBO和PB2以及第二页缓冲器单元PBl和PB3之中的页缓冲器。第一存储体单元BANKO可以包括:第一存储单元MO、第二存储单元Ml、与第一存储单元MO相对应的第一页缓冲器单元ΡΒ0、以及与第二存储单元Ml相对应的第二页缓冲器单元PB1。第二存储体单元BANKl可以包括:第一存储单元M2、第二存储单元M3、与第一存储单元M2相对应的第一页缓冲器单元PB2、以及与第二存储单元M3相对应的第二页缓冲器单元PB3。第一页缓冲器单元PB0、PB2和第二页缓冲器单元PB1、PB3可以基于由控制信号发生电路18产生的控制信号，暂时储存通过输入/输出控制单元13输入的输入数据DAT本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：第一页缓冲器块和第二页缓冲器块，其分别对应于第一存储体和第二存储体；输入/输出控制电路，其适于将输入数据传送至数据线；第一列解码器和第二列解码器，其适于基于通过地址线传送的列地址和由所述第一列解码器和所述第二列解码器共享的多个页缓冲器选择信号，将通过所述数据线传送的所述输入数据分别锁存至所述第一页缓冲器块和所述第二页缓冲器块；以及控制信号发生电路，其适于产生多个页缓冲器选择信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金珉秀，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR