半导体晶片以及其测试方法技术

本发明专利技术提供一种半导体晶片以及其测试方法，其中，半导体晶片具有一晶粒区域以及一切割区域，且包括晶粒以及测试电路。晶粒形成于半导体晶片中的晶粒区域上，且晶粒包括主电路。测试电路设置于半导体晶片的切割区域上，并且电连接至晶粒以测试主电路。

【技术实现步骤摘要】

本专利技术主要是一种半导体晶片，特别是具有测试晶粒用的晶片外测试电路的半导体晶片。
技术介绍
目前，传统半导体晶片的工艺中，形成于在晶粒(或称晶片)中的集成电路需要测试其功能性、程序完整性、装置特性以及可靠性等。图1显示一传统半导体晶片10的上视图，其半导体晶片10包括多个晶粒12形成于半导体晶片10上的晶粒区域14，而半导体晶片10上的其他区域则定义为切割区域16。此外，在传统的半导体晶片10中，用以测试晶粒中集成电路的测试电路18亦形成于晶粒区域14内的晶粒中。然而，测试电路18被嵌入至晶粒中会增加晶粒的尺寸大小，换句话说，晶粒区域可提供给主要集成电路的范围相对的减少了。此外，考虑到晶粒的尺寸的问题，测试电路的测试功能需要被减少。再者，用于传统半导体晶片10的测试电路18可作为测试接口(如，导电焊垫、导电凸块)以提供给外部测试设备，因此外部测试设备可取得测试的信息或是测试结果来判断所测试的晶粒是否正常。然而，企图不法窃取信息的使用者可能会利用这个测试接口来从晶粒中的集成电路窃取信息，相当不安全。因此，需要一种改善的测试电路及方法。
技术实现思路
为了上述问题，本专利技术提供一种半导体晶片，具有一晶粒区域以及一切割区域，且上述半导体晶片包括一晶粒以及一测试电路。上述晶粒形成于上述半导体晶片的上述晶粒区域，且具有一主电路。上述测试电路设置于上述半导体晶片的上述切割区域，且电连接至上述晶粒以测试上述主电路。在本专利技术一些实施例中，上述测试电路可分为二个部分，其中一部分的测试电路设置于上述切割区域中，另一个部分的测试电路则设置于上述晶粒区域中。在一些实施例中，半导体晶片更包括一封环以及一阱(well)。上述封环设置于上述晶粒外围，而上述阱形成于上述封环之下。上述测试电路通过上述阱电连接至上述晶粒。在一些实施例中，当测试上述主电路时，上述测试电路更传送一测试数据至上述主电路。当上述主电路接收到上述测试数据时传送一回应数据至上述测试电路,接着,上述测试电路判断上述回应数据是否相同于上述测试数据以检测其连接可靠度。在本专利技术一些实施例中，上述晶粒更包括一解码电路连接于上述主电路以及上述测试电路之间。上述测试电路更将上述测试数据编码并将编码后的上述测试数据传送至上述解码电路，上述解码电路将上述编码后的上述测试数据解码。上述主电路根据上述解码电路的上述测试数据传送上述回应数据。在本专利技术一些实施例中，上述晶粒更具有一非易失性存储器熔丝用以储存决定上述主电路的一功能的数值。上述测试电路提供一高电压至上述非易失性存储器熔丝以执行一抹除操作或一写入操作。本专利技术更提供一种测试方法，适用于具有一晶粒区域以及一切割区域的一半导体晶片。上述测试方法包括:在上述半导体晶片的上述晶粒区域上形成一晶粒，其中上述晶粒包括一主电路；在上述半导体晶片的上述切割区域形成一测试电路；以及电连接上述测试电路至上述晶粒以测试上述主电路。在本专利技术一些实施例中，上述测试方法更包括:在上述晶粒外围形成一封环；以及形成一阱将上述测试电路电连接至上述晶粒的上述主电路。此外，上述阱形成于上述封环的下方。在本专利技术一些实施例中，上述测试方法更包括:利用上述测试电路传送一测试数据至上述主电路；通过上述测试电路接收来自上述主电路的一回应数据；以及判断上述回应数据是否相同于上述测试数据。此外，上述晶粒的上述主电路根据上述测试数据产生上述回应数据。在本专利技术一些实施例中，上述晶粒更包括一解码电路连接于上述主电路以及上述测试电路之间。在此实施例中，上述测试方法更包括:将上述测试数据编码；传送编码后的上述测试数据至上述解码电路；以及通过上述解码电路将上述编码后的上述测试数据解码。此外，上述主电路根据上述解码电路的上述测试数据传送上述回应数据。在本专利技术一些实施例中，上述晶粒更具有一非易失性存储器熔丝用以储存决定上述主电路的一功能的数值。在此实施例中，上述测试方法更包括:利用上述测试电路提供一高电压至上述非易失性存储器熔丝以执行一抹除操作或一写入操作。通过本专利技术的，提升了晶粒中主电路的信息安全，使企图不法窃取信息的使用者无法使用测试电路来存取晶粒中的信息。【附图说明】由阅读以下详细说明及配合所附图式的举例，可更完整地了解本专利技术所揭露，如下:图1显示包括多个晶粒及测试电路的一传统半导体晶片10的上视图。图2为根据本专利技术的一实施例的包括多个晶粒以及测试电路一半导体晶片的上视图。图3显示根据本专利技术一实施例所述的一晶粒以及一测试电路的示意图。图4A为根据本专利技术的一实施例的晶粒以及测试电路的示意图。图4B显示根据本专利技术的一实施例的半导体晶片的部分剖面图。附图标号说明:10、100?半导体晶片12、120 ?晶粒14、140?晶粒区域16、160?切割区域18、180?测试电路122?主电路124?解码电路126?封环DNW?深N型井Ls?切割线NW1、NW2 ?N 型井N+?N+扩散区PSUB?P型基板【具体实施方式】以下配合所附图式来说明本专利技术的实施例。应了解到，本专利技术说明书提供不同的实施例来说明本专利技术不同实施方式的技术特征。其中，实施例中的各元件的配置为简化说明之用，并非用以限制本专利技术。此外，实施例中的参数可能会重复使用，其重复为了简化说明，并非意指不同实施例之间的关联性。图2为根据本专利技术的一实施例的包括多个晶粒以及测试电路一半导体晶片的上视图。在此实施例中，半导体晶片100包括多个晶粒120以及多个测试电路180。晶粒120分布于半导体晶片100上的各个晶粒区域140中，而测试电路180分布于切割区域160。此夕卜，测试电路180个别地设置于对应的晶粒120旁边，测试电路180电连接至对应的晶粒120以测试晶粒120其中的主电路。在一实施例中，当测试晶粒120中的主电路时，测试电路180会通过其电连接的路径来测试主电路。举例来说，测试电路180可通过该连接通路与晶粒120中的主电路进行通讯，测试电路180并根据主电路的回应来判断晶粒120的测试结果。应了解到，测试电路180可根据测试的目的来提供不同命令、数据、外部偏压信号以及/或是其组合(以下皆称作“测试信号”)至晶粒120的主电路。此外，晶粒120中的主电路可具有一个专用总线作为测试使用，此专用总线接收来自测试电路180的上述测试信号。此外，晶粒120的主电路可具有一般数据总线，在晶粒120的主电路与测试电路180之间的同步化建立后，此一般数据总线亦可接收来自测试电路180的上述测试信号作为测试使用。在半导体晶片工艺中，在晶粒120测试完毕后，通过移除切割区域160可将该些晶粒120分割为独立的元件。由于形成于切割区域160的测试电路180在此程序中一并被移除，因此企图不法窃取信息的使用者则无法使用测试电路180来存取晶粒120中的信息。在以下的段落中将进一步说明晶粒的测试。在本专利技术一实施例中，测试电路180可传送测试数据至晶粒120的主电路来测试连接可靠度。当晶粒120的主电路接收到测试数据时，主电路可传送回应数据给测试电路180。最后，测试电路180根据晶粒120的主电路的回应数据来判断连接是否正常。举例来说，当检测连接可靠度时，测试电路180可判断回应数据是否同于测试数据。当回应数据与测试数据相同时，测试电路180则本文档来自技高网...

【技术保护点】
一种半导体晶片，其特征在于，具有一晶粒区域以及一切割区域，包括：一晶粒，形成于所述半导体晶片的所述晶粒区域，且具有一主电路；以及一测试电路，设置于所述半导体晶片的所述切割区域，且电连接至所述晶粒以测试所述主电路。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪希贤，陈毓明，郑锦，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71