高压金属氧化物半导体晶体管及其制造方法技术

本发明专利技术公开一种高压金属氧化物半导体晶体管及其制造方法。半导体晶体管包含一基底、一栅极介电层、一栅极以及一源极与漏极区。该栅极介电层，是设置在该基底上，具有一凸部及一凹陷部，其中该凸部设置于该凹陷部的两侧且具有大于该凹陷部的厚度。该栅极则设置于该栅极介电层上。由此，该栅极介电层的凸部可维持较高的击穿电压，避免电流自栅极渗漏。

【技术实现步骤摘要】

本专利技术涉及一种高压元件(High voltage device)及其制造方法，特别是涉及一种高压金属氧化物半导体晶体管(High voltage metal-oxide semiconductortransistor)及其制造方法。
技术介绍
高压元件是使用在电子产品中需要以高电压操作的部分，如闪存存储器(FlashMemory)或平面显示器(Flat panel display)的控制电路,用以维持高电压环境下的正常运作，其中，高压金属氧化物半导体(High-voltage metal-oxide semiconductor ;HV_M0S)晶体管因具有开关的特性，而被广泛地应用在中央处理器电源供应(CPU power supply)、电管理系统(Power management system)、直流/交流转换器(AC/DC converter)、液晶显示器(Liquid crystal display ;LCD)与等离子体电视驱动器、车用电子、电脑周边、小尺寸直流马达控制器以及消费性电子产品等领域。一般而言，高压金属氧化物半导体晶体管可在栅极与源极/漏极之间的区域形成一氧化层，以降低通道中的垂直电场，然而，在面对半导体制作工艺不断演进，各项元件尺寸变得越来越小的今日，因位于栅极底部的氧化层无法保有一定的厚度，容易受到存在于栅极与漏极间的较强电场影响，产生电子穿隧效应(Band-to-band tunneling),因而引发栅极与漏极之间的电流渗漏(Gate induced drain leakage;GIDL),进而影响电子产品的品质与可靠性。一直以来，电流渗漏问题以及击穿电压的降低都是影响微型化半导体元件可靠性的主要原因之一，尤其当元件尺寸日益缩小，由电流渗漏所引发的问题将变得愈加严重，因此，亟需改良现有高压金属氧化物半导体晶体管，以改善栅极与漏极之间的电流渗漏与击穿电压等问题，以符合实务上的需求。
技术实现思路
本专利技术的目的在于提供一种高压金属氧化物半导体晶体管，具有两侧较厚且中央较薄的栅极介电层，可避免栅极与漏极之间的电流渗漏。本专利技术的再一目的在于提供一种高压金属氧化物半导体晶体管的制造方法，可更有效率地制作具有两侧较厚且中央较薄的栅极介电层的高压金属氧化物半导体晶体管。为达上述目的，本专利技术提供一种高压金属氧化物半导体晶体管，包含一基底、一栅极介电层、一栅极以及一源极与漏极区。该栅极介电层是设置于该基底上，具有一凸部及一凹陷部，其中该凸部设置于该凹陷部的两侧且具有大于该凹陷部的厚度。该栅极设置于该栅极介电层上，而该源极与漏极区设置于该基底中，且位于该栅极的两侧。为达上述目的，本专利技术另提供一种制作高压金属氧化物半导体晶体管的方法，首先提供一基底；形成一图案化遮蔽层；以该图案化遮蔽层为掩模进行一离子注入，形成一第一掺杂区，再移除该图案化遮蔽层；进行一热制作工艺以在该基底上形成一栅极介电层，该栅极介电层具有一凸部及一凹陷部，该凸部是设置在该凹陷部的两侧且具有大于该凹陷部的厚度，其中该凸部与该凹陷部之间的交接面在垂直方向上与该第一掺杂区的一侧缘切齐；在该栅极介电层上形成一栅极；以及在该基底形成一源极与漏极区，该源极与漏极区位于该栅极的两侧。本专利技术的高压金属氧化物半导体晶体管是在基底形成氟或氧注入，再进行热制作工艺，以形成两侧较厚而中间较薄的栅极介电层，由此，可省去多余的掩模与蚀刻制作工艺，以有效简化制作工艺。该栅极介电层具有凸部及凹陷部，其中该凸部设置于该凹陷部两侧且具有大于该凹陷部的厚度。因此，该凸部可承受较高的击穿电压也可有效改善栅极与漏极间电流渗漏的问题。【附图说明】图1为本专利技术一较佳实施例的高压金属氧化物半导体晶体管制造方法的流程示意图；图2至图7为本专利技术一较佳实施例的高压金属氧化物半导体晶体管制造方法的步骤示意图；图8为本专利技术另一较佳实施例的高压金属氧化物半导体晶体管制造方法的步骤示意图；图9为本专利技术所提供另一较佳实施例的高压金属氧化物半导体晶体管的示意图。主要元件符号说明30 高压金属氧化物半导体晶体管30a 高压金属氧化物半导体晶体管200 图案化光致抗蚀剂层300 基底310通道区320 第一掺杂区321侧缘340 栅极结构342 栅极介电层342a侧缘342b 侧缘344 栅极344a 侧缘344b 侧缘346 间隙壁360 源极与漏极区380 第二掺杂区381侧缘400 浅沟隔离500 栅极介电层500a凸部500b 凹陷部600 栅极层C 交接面Tl 厚度T2 厚度X轴向间距【具体实施方式】为使熟悉本专利技术所属
的技术人员能更进一步了解本专利技术，下文特详细说明本专利技术的构成内容及所欲达成的功效，以使该领域的一般技术人士得以具以实施。如下所述的较佳【具体实施方式】与附图仅供参考与说明用，并非用来对本专利技术加以限制者，本专利技术中也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性及逻辑性的改变。本专利技术是涉及了一种。本专利技术所称高压金属氧化物半导体晶体管，可以是本领域具有通常知识者所知晓的任何高压金属氧化物半导体晶体管。在一具体实施例中，本专利技术的高压金属氧化物半导体晶体管是指起始电压介于7伏特(V)至13伏特之间，且击穿电压高于200伏特以上的金属氧化物半导体晶体管。请参阅图1至图7所示，所示为了本专利技术一较佳实施例的高压金属氧化物半导体晶体管的制造方法，其中，图1为该制造方法的流程示意图，图2至图7则为该制造方法的步骤示意图。本专利技术的高压金属氧化物半导体晶体管可以是一高压PMOS晶体管或者是一高压NMOS晶体管，其制造方法包含以下步骤。请参照图1及图2所示，首先提供一基底300，于基底300上形成一图案化遮蔽层200(步骤S100)。基底300定义有一通道区310，而图案化遮蔽层200覆盖于通道区310的基底300上，且基底300以外的通道区310并没有被图案化掩模层200覆盖。于一实施例中，基底300可以包含娃基底(Silicon substrate)、外延娃(Epitaxial siliconsubstrate)、娃错半导体基底(Silicon germanium substrate)、碳化娃基底(Siliconcarbide substrate)或娃覆绝缘(Silicon-on-1nsulator, SOI)基底等，但不以此为限。图案化掩模层200可以是任何适合作为离子注入掩模的材料，例如是氮化硅。在其他变化的实施例中，在形成图案化遮蔽层200之前，基底300还可以预先形成多个浅沟隔离(shallow trench isolat1n, STI)400,以电性隔绝各个金属氧化物半导体晶体管。于一实施例中，浅沟隔离400的制造方法包括以下步骤:首先蚀刻基底300，形成多个沟槽(图未示)，再填入一介电材料(图未示)，例如是氧化硅、氮化硅、氮氧化硅或氧化娃-氮化娃_氧化娃，再经由化学机械研磨(chemical mechanical polish ;CMP)的平坦化制作工艺移当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种高压金属氧化物半导体晶体管，其特征在于，包含：基底；栅极介电层，该栅极介电层设置在该基底上，该栅极介电层具有凸部及凹陷部，该凸部是设置在该凹陷部的两侧且具有大于该凹陷部的厚度；栅极，该栅极设置在该栅极介电层上；以及源极与漏极区，该源极与漏极区设置于该基底中，且位于该栅极的两侧。

【技术特征摘要】

【专利技术属性】
技术研发人员：萧世楹，游焜煌，李文芳，林淑雯，陈冠全，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71