一种利用应力记忆技术制造FinFET结构的方法技术

本发明专利技术公开了一种利用应力记忆技术制造FinFET结构的方法，包括在衬底上形成Fin结构以及栅极和栅极侧壁，将栅极下方沟道位置以外的Fin部分去除，在NMOS区域的衬底上依次形成一蚀刻停止层和一应力层，将栅极结构覆盖，执行一高温退火过程，然后，去除应力层及蚀刻停止层，使应力层直接作用于Fin沟道两侧的拉应力得到保留，并恢复形成栅极下方沟道位置以外的部分Fin，以形成新的Fin结构。本发明专利技术使应力层将拉应力直接作用于Fin沟道两侧，并使得Fin沟道的应力接触面积增大，可对NMOS沟道形成更强的应力效果，从而获得更高的电子迁移率，提高了半导体的性能。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造
，更具体地，涉及。
技术介绍
随着超大规模集成电路特征尺寸的微缩化持续发展，场效应晶体管的尺寸也随之越来越小，且操作的速度也越来越快。如何有效提高电子输运性能，改善电路元件的驱动电流正显得日益重要。通过提高沟道区的载流子迀移率，能够增大CMOS器件的驱动电流，提高器件的性能。而提尚载流子迁移率的一种有效机制是在沟道区中广生应力。—般而言，硅中电子的迀移率随着沿电子迀移方向的拉应力的增加而增加，并随着压应力的增加而减少；相反，硅中带正电的空穴的迀移率随着空穴移动方向的压应力的增加而增大，并随着拉应力的增加而减少。因此，可以通过在沟道中引入适当的压应力和拉应力，来分别提高PMOS的空穴迀移率和NMOS的电子迀移率。例如，在PMOS器件的制造工艺中采用具有压应力的材料，而在NMOS器件中采用具有张应力的材料，以向沟道区施加适当的应力，从而提尚载流子的迁移率。由此，可通过在半导体制造中引入应力记忆技术(Stress Memorizat1nTechnique, SMT)，来改变沟道中的晶格结构，从而提高沟道中载流子的迀移率。现有的一种应用于平面半导体器件的应力记忆技术，是通过在半导体器件上方沉积一层应力材料层(例如，氮化硅等)，利用光刻、蚀刻工艺去除半导体器件PMOS上方的应力材料层，并进行高温退火工艺，以使应力被记忆在NMOS的栅极或栅极底部沟道上，然后去除应力材料，使应力得以保留并改进电子在NMOS的迀移率，从而提高了器件NMOS区域的性能。从现有的研宄来看，在沟道上施加拉应力能提高电子的迀移率，而施加压应力则能提尚空穴的迁移率。然而，随着器件尺寸的减小，在例如三维结构的FinFET(鳍式场效应晶体管)的器件制造中，由于器件的复杂性，上述应用于平面半导体器件的应力记忆技术，并不能适用于FinFET结构。所以，需要开发一种适用于制造FinFET结构的应力记忆技术，并用于提高FinFET结构中NMOS的电子迀移率。
技术实现思路
本专利技术的目的在于克服现有技术存在的上述缺陷，提供，可提高FinFET结构中NMOS的电子迀移率。为实现上述目的，本专利技术的技术方案如下:，包括以下步骤:步骤SOl:提供一半导体衬底，在所述衬底上形成Fin结构以及栅极和栅极侧壁；步骤S02:将所述栅极下方沟道位置以外的Fin部分去除；步骤S03:在NMOS区域的所述衬底上依次形成一蚀刻停止层和一应力层，将所述栅极结构覆盖；步骤S04:执行一高温退火过程，然后，去除所述应力层及蚀刻停止层，使所述应力层直接作用于Fin沟道两侧的拉应力得到保留；步骤S05:恢复形成所述栅极下方沟道位置以外的部分Fin，以形成新的Fin结构。优选地，所述Fin结构由单晶硅构成。优选地，所述栅极由多晶硅、金属或者金属硅化物构成。优选地，所述蚀刻停止层为氧化硅或氮氧化硅。优选地，所述应力层为具有拉应力的氮化硅或碳化硅。优选地，步骤S05中，利用外延生长工艺来恢复形成所述栅极下方沟道位置以外的部分Fin。优选地，所述蚀刻停止层的厚度为5?100A。优选地，所述高温退火采用快速热退火工艺或闪光退火工艺进行。优选地，步骤S04中，采用湿法工艺去除所述应力层及蚀刻停止层。优选地，进行所述湿法工艺时，采用磷酸去除所述应力层，采用氢氟酸去除所述蚀刻停止层。本专利技术的有益效果为:将应力记忆技术应用于FinFET结构的NMOS，通过去除栅极两侧的部分Fin，使应力层将拉应力直接作用于Fin沟道两侧，并使得Fin沟道的应力接触面积增大，可对NMOS沟道形成更强的应力效果，从而获得更高的电子迀移率，因此提高了NMOS及FinFET器件的性能。【附图说明】图1是本专利技术的流程图；图2?图7是本专利技术一较佳实施例根据图1的方法制造FinFET结构的工艺结构示意图。【具体实施方式】下面结合附图，对本专利技术的【具体实施方式】作进一步的详细说明。需要说明的是，在下述的【具体实施方式】中，在详述本专利技术的实施方式时，为了清楚地表示本专利技术的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本专利技术的限定来加以理解。在以下本专利技术的【具体实施方式】中，请参阅图1，图1是本专利技术的流程图；同时，请结合参阅图2?图7，图2?图7是本专利技术一较佳实施例根据图1的方法制造FinFET结构的工艺结构示意图。如图1所示，本专利技术的，包括以下步骤:如框01所示，步骤SOl:提供一半导体衬底，在所述衬底上形成Fin结构以及栅极和栅极侧壁。请参阅图2。本专利技术的衬底I可选为单晶的硅片或SOI (绝缘体上硅)衬底。以SOI工艺为例，但不限于SOI工艺，首先，可采用业界已有的公知技术，在SOI衬底I上采用例如外延生长工艺来形成Fin结构层。可选地，本实施例中的所述Fin结构层可由单晶硅构成。接着，进行光刻胶的涂布、曝光和显影，对所述Fin结构层进行图形化，并蚀刻形成条状的单晶硅Fin结构2 (鳍形半导体结构)。接下来，可同样采用业界已有的公知技术，在Fin结构2上依次形成栅氧(图中未显示，请参见图5中的栅氧5结构位置)、栅极4以及在栅极4两侧形成栅极侧壁3，并形成横跨及三面包围Fin2的栅极结构6。作为一可选的实施例，所述栅极4的材料可由多晶硅、金属或者金属硅化物构成。例如，可采用LPCVD工艺来形成多晶硅栅极层，然后，采用光刻工艺，进行光刻胶的涂布、曝光和显影，对所述多晶硅层进行图形化，并通过蚀刻工艺去除多余的多晶硅部分，形成横跨及包围所述Fin结构2的栅极4。如框02所示，步骤S02:将所述栅极下方沟道位置以外的Fin部分去除。请参阅图3。接下来，为了强化后续应力层对沟道的作用，需要先对栅极4下方沟道位置以外的Fin (即图2所示露出栅极4和侧壁3底部之外的Fin结构部分)作部分去除处理，以便使沟道的两侧能够受到应力层拉应力的直接作用。可以利用光刻胶覆盖这部分Fin结构以外的不需要去除的区域，然后，再采用干法蚀刻工艺刻掉所需去除的部分Fin。Fin结构2经蚀刻后，剩下位于沟道处的Fin部分2_1 (图示竖直部分)和沟道Fin部分2_1以外的F当前第1页1 2 本文档来自技高网...

【技术保护点】
一种利用应力记忆技术制造FinFET结构的方法，其特征在于，包括以下步骤：步骤S01：提供一半导体衬底，在所述衬底上形成Fin结构以及栅极和栅极侧壁；步骤S02：将所述栅极下方沟道位置以外的Fin部分去除；步骤S03：在NMOS区域的所述衬底上依次形成一蚀刻停止层和一应力层，将所述栅极结构覆盖；步骤S04：执行一高温退火过程，然后，去除所述应力层及蚀刻停止层，使所述应力层直接作用于Fin沟道两侧的拉应力得到保留；步骤S05：恢复形成所述栅极下方沟道位置以外的部分Fin，以形成新的Fin结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄秋铭，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31