用于FINFET器件的位错SMT制造技术

本发明专利技术公开了一种用于对FinFET执行应力记忆技术(SMT)的方法和具有包括多平面位错的记忆应变效果的FinFET。示例性实施例包括：接收FinFET前体，FinFET前体具有衬底、衬底上的鳍状件结构、鳍状件结构之间的隔离区、以及鳍状件结构的一部分之上的栅极堆叠件。栅极堆叠件使鳍状件结构的源极区与鳍状件结构的漏极区分离并且在两者之间创建栅极区。实施例还包括：在鳍状件结构、隔离区、以及栅极堆叠件中的每个的至少一部分之上形成应力记忆技术(SMT)保护层，通过注入能量掺杂物质，对FinFET前体执行退火工艺，并且去除SMT保护层，对FinFET前体执行预非晶化注入。本发明专利技术还提供了一种用于FINFET器件的位错SMT。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，本专利技术涉及一种用于FINFET器件的位错SMT。
技术介绍
随着半导体工业发展到追求较高器件密度、较高性能、以及较低成本的纳米技术工艺节点，来自制造和设计问题的挑战推进了诸如类似鳍式场效应晶体管(FinFET)的三维设计的发展。示例性FinFET通过从衬底延伸的薄“鳍状件”(或鳍结构)制造，例如蚀刻到衬底的硅层。在该垂直鳍状件中形成FET的沟道。在鳍状件之上(例如，包围)提供栅极。将栅极设置在沟道的两侧上是有益的，从而允许从两侧对沟道进行栅极控制。FinFET器件的优点包括减小短沟道效应和较高电流。由于诸如FinFET的非平面器件固有的复杂性，因此，制造平面晶体管中使用的多个技术在制造非平面器件中不可用。例如，在高性能环境中应用应力记忆技术(SMT)以改进nMOS器件。通过谨慎地控制平面器件沟道的非晶化和重结晶(re-crystallization),即使应激源被去除，被施加至器件的应力的效果仍然存在。应力效果通过沟道改进电荷移动性，从而改进器件性能。需要一种将SMT应用至三维器件的方法以获得器件性能的类似改进。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种制造半导体器件的方法，包括:接收FinFET前体，所述FinFET前体包括:衬底；鳍状件结构，形成在所述衬底上；隔离区，形成在所述衬底上并且隔离所述鳍状件结构；以及栅极堆叠件，形成在所述鳍状件结构的一部分之上，从而将所述鳍状件结构的源极区与所述鳍状件结构的漏极区相分离，并且在所述源极区和所述漏极区之间形成所述鳍状件结构的栅极区；在所述鳍状件结构、所述隔离区、 和所述栅极堆叠件中的每个的至少一部分之上形成应力记忆技术(SMT)保护层；通过注入能量掺杂物质，对所述FinFET前体执行预非晶化注入；对所述FinFET前体执行退火工艺；以及去除所述SMT保护层。在该方法中，所述方法进一步包括:去除所述鳍状件结构的一部分；以及此后，在所述鳍状件结构的顶部上形成次级源极/漏极区。在该方法中，将去除所述鳍状件结构的一部分执行至特定深度，并且其中，选择所述特定深度以控制所述次级源极/漏极区中的应力效应的存在。在该方法中，所述方法进一步包括:在去除所述SMT保护层之后，对所述FinFET前体执行制造工艺。根据本专利技术的另一方面，提供了一种半导体器件，包括:衬底，具有表面；鳍状件结构，形成在所述衬底的所述表面之上，所述鳍状件结构具有与所述衬底的所述表面平行的伸长主体、纵轴、以及横轴，其中，所述鳍状件结构具有位错；隔离区，形成在所述衬底的所述表面上并且隔离所述鳍状件结构；以及栅极堆叠件，形成在所述鳍状件结构的一部分之上，从而将所述鳍状件结构的源极区和所述鳍状件结构的漏极区相分离，并且在所述源极区和所述漏极区之间形成所述鳍状件结构的栅极区。在该半导体器件中:所述位错是第一位错；所述半导体器件进一步包括形成在所述鳍状件结构内的第二位错；并且所述第一位错和所述第二位错不共面。在该半导体器件中，所述位错平行于所述衬底的所述表面。在该半导体器件中，所述位错与相应的所述鳍状件结构平行的所述纵轴并且在所述衬底的方向上延伸。在该半导体器件中，所述位错与相应的所述鳍状件结构平行的所述横轴并且在所述衬底的方向上延伸。在该半导体器件中，所述鳍状件结构包括第一鳍状件部分和第二鳍状件部分，并且其中，所述第二鳍状件部分是次级源极/漏极区。在该半导体器件中，所述位错完全形成在所述第二鳍状件部分内。在该半导体器件中，所述位错形成在所述第一鳍状件部分和所述第二鳍状件部分内。根据本专利技术的又一方面，提供了一种半导体器件，包括:衬底，具有表面；凸起器件主体，形成在所述衬底的所述表面之上，所述凸起器件主体包括漏极区、源极区、和位于所述漏极区和所述源极区之间的栅极区，其中，所述凸起器件主体具有与所述衬底的所述表面平行的纵轴和横轴；位错，形成在所述凸起器件主体内；隔离区，形成在所述衬底的所述表面上并且隔离所述凸起器件主体；以及栅极堆叠件，形成在所述凸起器件主体的所述栅极区的一部分之上。在该半导体器件中，所述位错是第一位错；所述半导体器件进一步包括形成在所述凸起器件主体内的第二位错；所述第一位错和所述第二位错形成在所述凸起器件主体的所述漏极区、所述源极区、和所述栅极区中相同区域内；并且所述第一位错和所述第二位错不共面。在该半导体器件中，所述位错平行于所述衬底的所述表面。在该半导体器件中，所述位错与相应的所述凸起器件主体平行的所述纵轴并且在所述衬底的方向上延伸。在该半导体器件中，所述位错与相应的所述凸起器件主体平行的所述横轴并且在所述衬底的方向上延伸。在该半导体器件中，所述位错完全形成在所述凸起器件主体的所述源极区内。在该半导体器件中，所述位错完全形成在所述凸起器件主体的所述漏极区内。在该半导体器件中，所述位错形成在所述凸起器件主体的所述源极区和所述漏极区之一以及所述栅极区内。附图说明根据以下结合附图的详细描述可以最好地理解本专利技术。需要强调的是，根据工业中的标准实践，各种不同部件没有按比例绘制，并且只是用于图示的目的。实际上，为了使论述清晰，可以任 意增加或减小各种部件的尺寸。图1是根据本专利技术的多个方面的用于对FinFET前体执行应力记忆技术的方法的流程图。图2a和图2b是根据本专利技术的实施例的经过处理的FinFET前体的示意性立体图。图3a和图3b是根据本专利技术的经过处理的FinFET前体的示意性横截面图。图4是根据本专利技术的实施例的经过处理的FinFET前体的示意性横截面图。图5a和图5b分别是根据本专利技术的实施例的经过处理的FinFET前体的示意性立体图和示意性横截面图。图6a和图6b分别是根据本专利技术的实施例的经过处理的FinFET前体的示意性立体图和示意性横截面图。图7a和图7b分别是根据本专利技术的实施例的经过处理的FinFET前体的示意性立体图和示意性横截面图。图8是根据本专利技术的实施例的经过处理的FinFET前体的示意性立体图。图9是根据本专利技术的实施例的经过处理的FinFET前体的示意性立体图。图10是根据本专利技术的实施例的经过处理的FinFET前体的示意性横截面图。具体实施例方式本专利技术主要涉及IC器件制造，并且更特别地，涉及用于对FinFET执行应力记忆技术(SMT)的过程以及所得到的器件。以下公开的内容提供用于实现本专利技术的不同特征的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本专利技术。当然，这些仅是实例并且不用于限制。例如，在以下说明中的第一部件在第二部件之上或上形成可以包括第一和第二部件直接接触的实施例，并且还可以包括附加部件可以在第一和第二部件之间形成，使得第一和第二部件可以不直接接触的实施例。另外，本专利技术可以在多种实例中重复参考数字和/或字母。该重复用于简化和清楚的目的，并且其本身不指示所论述的多种实施例和/或配置之间的关系O而且，诸如“下面”、“之下”、“较低”、“之上”、“上部”等的空间相对术语可以在此用于便于说明，以描述如图中所示的一个元件或特征与另一个元件或特征的关系。除了图中描述的方位之外，空间相对术语旨在包括使用户或操作的器件的不同方位。例如，如果图中的器件被翻转，被描述为在其他元件或特征“之下”或“下面”的元件本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：接收FinFET前体，所述FinFET前体包括：衬底；鳍状件结构，形成在所述衬底上；隔离区，形成在所述衬底上并且隔离所述鳍状件结构；以及栅极堆叠件，形成在所述鳍状件结构的一部分之上，从而将所述鳍状件结构的源极区与所述鳍状件结构的漏极区相分离，并且在所述源极区和所述漏极区之间形成所述鳍状件结构的栅极区；在所述鳍状件结构、所述隔离区、和所述栅极堆叠件中的每个的至少一部分之上形成应力记忆技术(SMT)保护层；通过注入能量掺杂物质，对所述FinFET前体执行预非晶化注入；对所述FinFET前体执行退火工艺；以及去除所述SMT保护层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗文政，张胜杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：