一种半导体器件的制作方法技术

本发明专利技术提供一种半导体器件的制作方法，所述制作方法包括：提供半导体衬底；在所述半导体衬底上依次形成第一阻挡层、第一层间介电层；在所述第一层间介电层和所述第一阻挡层中，形成第一沟槽；在所述第一沟槽内填充第一金属层；执行第一化学机械研磨工艺，以形成第一金属互连线；回蚀刻所述第一层间介电层，以露出部分所述第一金属互连线；在所述第一层间介电层以及所述第一金属互连线上形成第二阻挡层和第二层间介质层；在所述第二阻挡层和第二层间介质层中形成第二沟槽和通孔以露出所述第一金属互连线；在所述第二沟槽和所述通孔中填充第二金属层。通过此方法避免了通孔底端虎齿现象的出现，提高了器件的可靠性和良品率。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及。
技术介绍
随着集成电路(Integrate Circuit,简称IC)芯片设计与制造工艺的迅猛发展，IC芯片的设计尺寸变得越来越小，这种芯片减薄要求使得芯片制造工艺面临诸多挑战。在半导体IC芯片制造工艺中，两个金属互连层之间由层间介质分隔开来，两个金属互连层之间的电连接通常由通孔来完成。而在形成上部金属互连层之前，需要在层间介质上形成通孔。在半导体工艺制程的节点达到28nm及以下时，往往需要在金属互连层的层间介质上蚀刻一些Kelvin结构的金属通孔，这些通孔称为Kelvin通孔。详细的，请参考图1A-1F，其为现有的半导体器件制作方法的各步骤相应结构的示意性剖面图。如图1A所示，首先，在半导体衬底100表面依次形成第一阻挡层110、第一低k层间介电层120、TEOS掩膜层130和硬掩膜层140。如图1B所示，然后，依次刻蚀所述硬掩膜层140、TEOS掩膜层130、第一低k层间介电层120和第一阻挡层110，以形成第一沟槽150，所述第一沟槽150暴露半导体衬底100的表面。如图1C所示，随后，在第一沟槽150内以及硬掩膜层140表面形成第一金属层160,所述第一金属层160的材料优选为金属铜。如图1D所示，接着，执行化学机械研磨工艺，直到硬掩膜层140和TEOS掩膜层130被完全去除，暴露出第一低K层间介电层120的表面，即形成了第一金属互连线170。如图1E所示，接下来，在第一低k层间介电层120和第一金属互连线170表面形成中间阻挡层111，所述中间阻挡层的材料可选掺氮的碳化硅。接下来，即可形成与第一金属互连线电连接的第二金属互连线，形成第二金属互连线的步骤与形成第一金属互连线类似。如图1F所示，首先，在中间阻挡层表面依次形成第二低k层间介电层121，TE0S掩膜层和第二硬掩膜层；然后，刻蚀第二硬掩膜层、TEOS掩膜层和第二低k介电层，形成第二沟槽；接着，刻蚀第二沟槽的底部的第二低k层间介电层，再刻蚀第二沟槽底部的中间阻挡层以及部分第一低k层间介电层，以形成通孔180，所述通孔的截面宽度大于第一沟槽的截面宽度，小于第二沟槽的截面宽度，所述通孔底端位于第一低k介电层内；接着，在第二沟槽和通孔内以及第二硬掩膜层表面形成第二金属层；最后，执行第二化学机械研磨工艺，直至去除第二硬掩膜层，以形成与第一金属互连线电连接的第二金属互连线171。如此，重复上述步骤，即可形成多层金属互连线。在图中通孔的底部出现了凸起190，我们称为虎齿现象(Tiger Tooth)。然而，在半导体工艺制程的节点达到28nm及以下时，结构设计时通孔底部临界尺寸(BCD)往往大于前一层金属顶部临界尺寸(TCD)，进而导致虎齿现象的出现。虎齿现象的出现会降低金属层与通孔之间EM和TDDB寿命，而且不利于缺口处的金属填充。而现有技术往往通过通孔过刻蚀的方式，来改善这种老虎牙现象，但是这种方式使工艺窗口受到限制。因此，急需一种新的制造方法，以克服现有技术中的不足。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了一种制作半导体器件的方法，包括下列步骤:提供半导体衬底；在所述半导体衬底上依次形成第一阻挡层、第一层间介电层；在所述第一层间介电层和所述第一阻挡层中，形成第一沟槽；在所述第一沟槽内填充第一金属层；执行第一化学机械研磨工艺，以形成第一金属互连线；回蚀刻所述第一层间介电层，以露出部分所述第一金属互连线；在所述第一层间介电层以及所述第一金属互连线上形成第二阻挡层和第二层间介电层；在所述第二阻挡层和第二层间介电层中形成第二沟槽和通孔以露出所述第一金属互连线；在所述第二沟槽和所述通孔中填充第二金属层。优选地，采用等离子体刻蚀法执行所述回蚀刻工艺。优选地，形成所述通孔的步骤包括，执行过刻蚀工艺去除部分所述第一金属互连线的步骤。优选地，形成所述第二金属层之后，还包括执行第二化学机械研磨工艺，以形成第二金属互连线的步骤。优选地，所述通孔底端镶嵌于所述第二阻挡层内。优选地，所述通孔的截面宽度大于所述第一沟槽的截面宽度，小于所述第二沟槽的截面览度。优选地，执行所述回蚀刻工艺的刻蚀深度大于所述过刻蚀步骤的刻蚀深度。优选地，所述第一层间介电层和所述第二层间介电层为低k介电材料或者超低k介电材料。优选地，形成所述第一层间介电层后，还包括依次沉积TEOS掩膜层和硬掩膜层的步骤。优选地，所述硬掩膜层为金属硬掩膜层。综上所示，根据本专利技术的制造工艺，有效增大了工艺窗口，避免在通孔底端出现虎齿现象，进而提高了器件的可靠性和良品率。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A-1F，其为现有的半导体器件制作方法的各步骤相应结构的示意性剖面图；图2A-图2G为根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；图3为根据本专利技术示例性实施例的方法依次实施的步骤的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的制造工艺。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。下面将结合剖面示意图对本专利技术进行更详细的描述，其中标示了本专利技术的优选实施例，应该理解本领域技术人员可以进行修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。如图2A所示，首先，在半导体衬底200表面依次形成第一阻挡层210、第一层间介电层220、阻挡层211、TEOS掩膜层230和硬掩膜层240。所述半导体衬底200可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)。所述半导体衬底200中也可以形成有一层或者多层的金属互连线，所述金属互连线的材料可以为铝、银、铬、钥、镍、钯、钼、钛、钽、铜中的一种或者几种，所述金属互连线的材料优选为铜金属。所述第一阻挡层210的材料优选为掺氮的碳化硅(NDC)，其可以通过化学气相沉积的方式形成。所述掺氮的碳化硅相比于第一层间介电层220的材料而言更为致密，可保护第一层间介电层220不受化学试剂的损伤。可以理解的是，本专利技术的第一阻挡层210的材料并不局限于掺氮的碳化娃，也可以是其它较为致密、且本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：提供半导体衬底；在所述半导体衬底上依次形成第一阻挡层、第一层间介电层；在所述第一层间介电层和所述第一阻挡层中，形成第一沟槽；在所述第一沟槽内填充第一金属层；执行第一化学机械研磨工艺，以形成第一金属互连线；回蚀刻所述第一层间介电层，以露出部分所述第一金属互连线；在所述第一层间介电层以及所述第一金属互连线上依序形成第二阻挡层和第二层间介电层；在所述第二阻挡层和第二层间介电层中形成第二沟槽和通孔以露出所述第一金属互连线；在所述第二沟槽和所述通孔中填充第二金属层。

【技术特征摘要】

【专利技术属性】
技术研发人员：张城龙，胡敏达，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31